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AR# 43259

13.x Virtex-6 GTH IBERT - IBERT コアを 1/2 のレートで実行する場合の問題

説明

トランシーバーを 1/2 のレート (PLL 出力分周値 = 2) または 1/4 のレート (PLL 出力分周値 = 4) で実行したときに、Virtex-6 GTH IBERT コアが正しく 1/2 または 1/4 のレートで実行されません。Analyzer の GUI には正しいレートで実行されていると表示されますが、オシロスコープで TX ピンを計測すると、ライン レートは不正で、フル レート (PLL 出力分周値 = 1) になっています。

ソリューション


13.2 以前では、Virtex-6 GTH IBERT コアで TX_CFG2_LANEx 属性が正しく設定されないため、GTH が正しいライン レートで実行されません。

次の手順に従って、この属性を正しい値に変更してください。
  1. ChipScope Analyzer の IBERT の GUI で [DRP TAB] をクリックします。
  2. TX_CFG2_LANEx 属性を見つけます。
  3. PLL 出力の分周値を 1 (フル レート) にしている場合は、TX_CFG2_LANEx 属性を 0x0081 に設定する必要があります。PLL 出力の分周値を 2 (1/2 レート) または 4 (1/4 レート) にしている場合は、TX_CFG2_LANEx 属性を 0x0001 に設定する必要があります。

この問題は、13.3 ISE Design Suite で修正される予定です。
AR# 43259
日付 01/02/2013
ステータス アクティブ
種類 既知の問題
デバイス
  • Virtex-6 HXT
ツール
  • ChipScope Pro - 13.1
  • ChipScope Pro - 13.2
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