AR# 43263

AXI Bridge for PCI Express - AXI データ幅にデバイス別の DRC がない

説明


問題のあったバージョン : 1.00.a
修正されたバージョンやその他の既知の問題は、(ザイリンクス アンサー 44969) を参照してください。

AXI EP Bridge v1.00a for PCI Express では、ブリッジのカスタマイズ中に AXI データ幅を指定できます。データシートには、ターゲット デバイスごとに固定の値が示されています。

データ幅を変更するとデザインに影響しますか。

メモ : [バージョン] 列は、問題が最初に発生したバージョンがリストされます。問題はそれより以前のバージョンでも発生していた可能性がありますが、古いバージョンではそれを検証するテストは実行されていませんでした。

ソリューション


コアを正しく動作させるには、AXI データ幅を Virtex-6 FPGA では 64 ビット、Spartan-6 FPGA では 32 ビットに変更する必要があります。それ以外の値にすると、基本になっている PCI Express の統合ブロックと、AXI Bridge for PCI Express 内の拡張インターフェイスとの間で TLP が正しく送受信されません。13.3 では、ターゲット デバイスに合ったデータ幅を示す DRC があります。

改訂履歴
2011/11/21 - 13.3 に関するアップデート
2011/08/19 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
44969 AXI Bridge for PCI Express - ISE 14.7 までの全バージョンのリリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
44969 AXI Bridge for PCI Express - ISE 14.7 までの全バージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 43263
日付 05/20/2012
ステータス アーカイブ
種類 既知の問題
IP