UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 43339

7 シリーズ FPGA GTX トランシーバー - ソフトウェア使用モデルの変更

説明

このアンサーでは、7 シリーズ FPGA GTX トランシーバーのソフトウェア使用モデルの変更および要件について説明します。

ソリューション

GTXE2_COMMON 使用モデルの変更

問題 :
BIAS_CFG は GTXE2_COMMON モジュールの属性であり、初期 ES シリコンの正しい設定は (ザイリンクス アンサー 43244)、GES シリコンの正しい設定は (ザイリンクス アンサー 45360) にそれぞれ記載されています。ただし、正しい BIAS_CFG を伝搬させるには、次の使用モードに従う必要があります。

そうでないと、BIAS_CFG がソフトウェア モデルで不正に 64'h0000000000000000 に設定されます。

回避策 :
BIAS_CFG に正しい値が使用されるようにするには、次の手順に従います。

  1. QPLL が使用されていないものも含め、デザインで使用されているすべてのクワッドに GTXE2_COMMON をインスタンシエートします。
  2. ラッパーまたは UCF ファイルで、BIAS_CFG の上記の正しい値を定義します。


注記 :
上記のように BIAS_CFG を設定した後、GTXE2_COMMON ブロックが最適化されてしまわないように、次の最小限の接続が必要です。
1. GTXE2_COMMON ポート GTREFCLK0 を入力基準クロックに接続します。
2. GTXE2_COMMON ポート QPLLOUTCLK を GTXE2_CHANNEL ポート QPLLCLK に接続します (クワッドで使用されているチャネルすべて)。
3. GTXE2_COMMON ポート QPLLREFCLKSEL を 3'b001 にします。

GTXE2_COMMON は、Verilog は gtwizard_v2_1.v ファイル、VHDL はgtwizard_v2_1.vhd ファイルにインスタンシエートします。gtwizard_v2_1 はデフォルト名であり、ウィザードの 1 ページ目でユーザーがデザインに割り当てる名前に置き換えられます。GTXE2_COMMON インスタンシエーションは、ウィザードの QPLL を使用するサンプル デザインから取得できます。このアンサーに添付されている gt_wizard_v2_2.v ファイルに、2 つの GTXE2_COMMON がインスタンシエートされた例を示します。

これはすべての 7 シリーズ FPGA GTX シリコン バージョン (初期 ES、GES、およびプロダクション シリコン) に適用され、したがって回避策も必要になります。ES またはプロダクション シリコンに対し、ISE 14.2/Vivado 2012.2 ツール以降のバージョンで 7 Series FPGA Transceiver Wizard v2.2 以降のバージョンを使用している場合は、GTXE2_COMMON モジュールは自動的にインスタンシエートされます。これより後のソフトウェアでは、GTXE2_COMMON ブロックが正しく配置されないので、BIAS_CFG が正しく設定されません。この場合、ソフトウェアからクリティカル警告メッセージが表示されます。さらに詳しい説明は、(ザイリンクス アンサー 60638) を参照してください。初期 ES シリコンで v1.5 Rev 2 を使用している場合は GTXE2_COMMON が自動的にインスタンシエートされます。ほかのバージョンのツール/ウィザードを使用する場合は、GTXE2_COMMON は上記の方法でインスタンシエートする必要があります。

IBUFDS_GTE2 使用モデルの変更

問題 :
IBUFDS_GTE2 プリミティブは、GTX 基準クロックを駆動します。『7 シリーズ FPGA GTX トランシーバー ユーザー ガイド』 (UG476) の図 2-4 に示されているように、、クワッドごとに 2 つの IBUFDS_GTE2 エレメントがあり、GTREFCLK0 および GTREFCLK1 を駆動しています。一般的には、1 つの IBUFDS_GTE2 をインスタンシエートし、2 つの基準クロックのいずれかを駆動します。クワッドにインスタンシエートされている IBUFDS_GTE2 プリミティブが 1 つのみの場合、ISE 13.3 以前のバージョンでのデザイン ツール モデルの問題のため、クワッドに入力される基準クロックの信号振幅が不正に設定されます。

回避策 :
IBUFDS_GTE2 プリミティブを 1 つだけインスタンシエートして GTREFCLK0 または GTREFCLK1 を駆動している場合、クワッドに IBUFDS_GTE2 プリミティブをもう 1 つインスタンシエートし、もう 1 つの GTREFCLK を駆動するようにしてください。

各 IBUFDS_GTE2 の出力を GTREFCLK0 または GTREFCLK1 に接続し、ISE ツールでプリミティブが削除されないようにする必要があります。インスタンシエートした 2 番目の IBUFDS_GTE2 に物理的にクロックを駆動しなくてもかまいません。

基準クロックが物理的に供給されているクワッドのみに IBUFDS_GTE2 を 2 つインスタンシエートする必要があります。別のクワッドからの基準クロックを転送するだけのクワッドでは、この回避策は必要ありません。

注記 : GTX ウィザードはピン選択アルゴリズムを利用しており、CORE Generator GUI のデフォルトの選択が GTREFCLK1 であっても、クロック入力を常に GTREFCLK0 に接続します。2 番目のクロック ソースを追加した場合、このピン選択アルゴリズムではクロック ソースはスワップされません。クロック ソースが正しいクロック入力に接続されていることを必ず確認してください。正しく接続されていないと MAP エラーが発生します。上記の回避策をインプリメントすると、複数の基準クロック ソースが GTX に接続されます。このため、GTREFCLK0/1、GTNORTHREFCLK0/1、GTSOUTHREFCLK0/1 が正しく選択されるように CPLLREFCLKSEL または QPLLREFCLKSEL ポートを選択する必要があります。詳細は、『7 シリーズ FPGA GTX トランシーバー ユーザー ガイド』 (UG476) を参照してください。

この問題は ISE Design Suite 13.4 で修正されているため、ISE 13.4 以降のツールを使用する場合は、回避策は不要です。

IBUFDS_GTE2 の問題 : VHDL デザインで不正な CLKSWING_CFG 属性が設定される

問題 :
ISE 13.4 以前のバージョンでは、IBUFDS_GTE2 プリミティブの CLKSWING_CFG 属性のデフォルト値が VHDL デザインで不正な値に設定されています。これは Verilog を使用するデザインには影響せず、CLKSWING_CFG 属性を明示的に呼び出して設定しない VHDL デザインにのみ影響します。この不正な CLKSWING_CFG 設定により、トランシーバーのパフォーマンスが低下することがあります。

回避策 :
VHDL デザインの場合は、CLKSWING_CFG を明示的に呼び出し、IBUFDS_GTE2 インスタンシエーションで正しい値の 2'b11 に設定する必要があります。この問題は、ISE Design Suite 14.1 で修正されています。

LPM/DFE モードの RX に関連するロジック シミュレーションの問題

問題 :
レシーバーが特定のモードである場合に、ISE Design Suite 13.3 のソフトウェア モデルが正しくシミュレーションされません。LPM モード (RXLPMEN=1'b1) の場合と、DFE モード (RXLPMEN=1'b0) で (ザイリンクス アンサー 43244) に示すように DFE 関連の属性がアップデートされている場合です。このシミュレーション モデルの問題により、RXDATA が 0xFEFE で停止してしまいます。

回避策 :
この問題を回避するには、ロジック (デジタル) シミュレーションでは DFE モードを使用し、DFE 関連の属性設定をアップデートせずに元のソフトウェアのデフォルト設定を使用してください。

この問題は、ISE Design Suite 13.4 で修正されています。

ウィザードにおける LPM モード選択の問題

問題 :
7 Series FPGA Transceivers Wizard で LPM モードを選択すると (GUI の 3 ページ目で [RX Equalization] を [LPM-Auto] に設定)、RXLPMEN ポートが 1'b1 に正しく設定されません。

回避策 :
[component_name]_gt.v/vhd ファイルで RXLPMEN を 1'b1 に設定します。この問題は、ISE Design Suite 13.4 の 7 Series FPGA Transceivers Wizard v1.6 で修正されています。

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
gtwizard_v2_2.v 25 KB V
gtwizard_v2_2.vhd 33 KB VHD

アンサー レコード リファレンス

関連アンサー レコード

AR# 43339
日付 05/14/2014
ステータス アクティブ
種類 一般
デバイス
  • Kintex-7
  • Virtex-7
このページをブックマークに追加