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AR# 43347

Kintex-7 - 初期エンジニアリング サンプル (ES) の既知の問題のマスター アンサー

説明


このアンサーでは、Kintex-7 FPGA の初期エンジニアリング サンプル (ES) プログラムのソフトウェアと IP に関する重要な要件と既知の問題を示します。この内容は特に Kintex-7 325T および 480T の初期 ES FPGA デバイス (CES 9937) をターゲットにしたデザインに関連しています。シリコンの制限事項が追加されている場合もあります。 7 シリーズ FPGA エラッタを参照してください。

このアンサーは、既知の問題、パッチ、IP サポートなどの新しい情報が追加されるたびにアップデートされます。最新の情報を入手できるよう、このアンサーを定期的にご確認ください。

ソリューション


Kintex-7 初期 ES FPGA は ISE 13.4 デザイン ツールで使用できます。ISE 13.4 ツールには、ツールおよび IP に関する修正点がいくつか含まれていますが、ES デバイスをターゲットにするためのものなので、追加設定がある程度必要になります。デザインを開始するにあたり、ISE のツール要件でバージョンを確認し、また IP の既知の問題を確認してください。

ツール要件

ツールの既知の問題

IP の要件

7 シリーズ IP コアはすべて、CORE Generator の [Status] に [Pre-Production] と表示されています。初期 ES FPGA デバイスでのプリプロダクション コアのサポートは、ES 期間中実施されているザイリンクス ハードウェア検証によります。検証および特性評価の進行に伴い、ハードウェア検証された IP も変更される可能性があります。最新の情報は、下の「IP に関する既知の問題」を参照してください。次に、現時点で初期 ES でのハードウェア検証が終了しているプリプロダクション IP コアを示します。
  • 7 Series Integrated Block for PCI Express
  • MIG 7 Series DDR3 SDRAM、QDR II+ SRAM、および RLDRAM II
  • ライン レートが 1.25Gb/s、2.5Gb/s、および 3.125Gb/s の Serial RapidIO Gen2 (v1.3)

このリストは、検証の完了に応じて更新されます。特定の IP コアのハードウェア検証については、FAE にお問い合わせください。

ISE Design Suite 13.4 での IP に関する既知の問題
  • 7 Series Integrated Block for PCI Express
    • Integrated Block for PCIe を使用している場合は必ず ISE Design Suite 13.4 にアップデートして v1.3 のコアを使用してください。
    • (ザイリンクス アンサー 40469) - 7 シリーズ Integrated Block Wrapper for PCI Express - リリース ノートおよび既知の問題
    • (ザイリンクス アンサー 43243) - Virtex-7/Kintex-7 FPGA XC7K325T CES9937 Integrated Block for PCI Express - ASPM (Active State Power Management) が Gen 2 レートでサポートされない
    • v1.3 のコアには初期 ES (IES) または ES (GES) を選択するオプションがあります。コアを生成する際に、カスタマイズ GUI の12 ページ目 (最後の画面) のドロップダウン リストから [General ES] または [Initial ES] のいずれかを選択してください。同じビットストリームを IES と GES の両方に使用することはできません。
  • LogiCORE IP AXI EP Bridge for PCI Express (EDK)
    • EDK で利用可能な LogiCORE IP AXI EP Bridge for PCI Express を使用している場合は、ISE Design Suite 13.4 にアップグレードし、コアは v1.02a を使用する必要があります。
    • (ザイリンクス アンサー 44969) - AXI Bridge for PCI Express - すべてのバージョンのリリース ノートおよび既知の問題
  • MIG 7 Series DDR3 SDRAM、QDR II+ SRAM、and RLDRAM II
    • キャリブレーションの変更および CKE/ODT インプリメンテーションの変更のため、ISE Design Suite 13.4 またはそれ以降のバージョンで使用可能な MIG 7 Series v1.4 を使用する必要があります。これらの変更の詳細は、「(ザイリンクス アンサー 45633) 7 シリーズ MIG DDR3/DDR2 のデザイン アドバイザリ - CKE および ODT のピン配置ルールの変更、既存 UCF ファイルの検証」を参照してください。
    • (ザイリンクス アンサー 45195) MIG 7 シリーズ - すべてのバージョンのリリース ノートおよび既知の問題
    • (ザイリンクス アンサー 43372) - MIG 7 シリーズ v1.2 DDR3 - XC7K325T 初期エンジニアリング サンプルで DQS プリアンブルが正しく検出されないことがある

その他の重要事項

General ES シリコンと初期 ES シリコンのビットストリームの互換性
初期 ES のビットストリームを ES シリコンに使用したり、ES シリコンのビットストリームを初期 ES シリコンに使用することはできません。



改訂履歴
2012/09/24 - 若干の変更。内容への変更はなし
2012/02/27- MIG の既知の問題に合わせてツール要件をアップデート
2012/01/18 - ISE 13.4 用に更新
2011/10/26 - ISE 13.3 用に更新
2011/09/29 - すべてのパッチをソフトウェア セクションにリスト
2011/09/07 - PCIe 用にアンサー 43949 を追加
2011/08/22 - QDRII+ および RLDRAMII を MIG で有効化された IP のリストに追加
2011/08/02 - フォーマットのアップデート
2011/07/29 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
51993 ザイリンクス 7 シリーズ FPGA ソリューション センター - 重要な問題 N/A N/A

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
43060 Kintex-7 - Kintex-7 325T 初期エンジニアリング サンプル (ES) デバイス用の BitGen パッチ N/A N/A

関連アンサー レコード

AR# 43347
日付 10/15/2012
ステータス アクティブ
種類 既知の問題
デバイス
  • Kintex-7
ツール
  • ISE Design Suite - 13.4
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