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AR# 43347

Kintex-7 FPGA 初期エンジニアリング サンプル (ES) - 既知の問題のマスター アンサー

説明

このアンサーでは、Kintex-7 FPGA 初期エンジニアリング サンプル (ES) プログラムのソフトウェアと IP に関する重要な要件と既知の問題を示します。

これらの項目は、特に Kintex-7 325T および 480T 初期 ES FPGA デバイス (CES 9937) をターゲットとするデザインに関連しています。シリコンの制限事項が追加されている場合もあります。7 シリーズ FPGA エラッタを参照してください。

このアンサーは、既知の問題、パッチ、IP サポートなどの新しい情報が追加されるたびにアップデートされます。最新の情報を入手できるよう、このアンサーを定期的に確認してください。

ソリューション

Kintex-7 初期 ES FPGA は、ISE 13.4 デザイン ツールで使用できます。ISE 13.4 ツールにはソフトウェアおよび IP に関する修正点がいくつか含まれていますが、ES デバイスをターゲットにするためのものなので、追加設定がある程度必要になります。

デザインを開始するにあたり、ISE のソフトウェア要件でバージョンを確認し、また IP の既知の問題を確認してください。

ソフトウェア要件

  • ISE Design Suite 13.4 は、ザイリンクス ダウンロード センターから入手できます。
  • ISE 13.4 で Kintex-7 FPGA 初期 ES シリコンを使用する場合に適用可能なパッチは、次のとおりです。
    • すべてのユーザーに必要なパッチ:
      • (Xilinx Answer 43060) - Kintex-7 325T 初期 ES デバイスのビットストリームを作成する場合は、この BitGen パッチをインストールする必要があります。

ソフトウェアに関する既知の問題

IP の要件

7 シリーズ IP コアはすべて、CORE Generator の [Status] に [Pre-Production] と表示されています。初期 ES FPGA デバイスでのプリプロダクション コアのサポートは、ES 期間中実施されているザイリンクス ハードウェア検証によります。検証および特性評価の進行に伴い、ハードウェア検証された IP も変更される可能性があります。最新の情報は、下の「ISE Design Suite 13.4 での IP に関する既知の問題」を参照してください。次に、現時点で初期 ES でのハードウェア検証が終了しているプリプロダクション IP コアを示します。

  • 7 Series Integrated Block for PCI Express
  • MIG 7 Series DDR3 SDRAM、QDR II+ SRAM、および RLDRAM II
  • ライン レートが 1.25 Gb/s、2.5 Gb/s、および 3.125 Gb/s の Serial RapidIO Gen2 (v1.3)

このリストは、ハードウェア検証の完了に応じて更新されます。特定の IP コアのハードウェア検証については、FAE にお問い合わせください。

ISE Design Suite 13.4 での IP に関する既知の問題

  • 7 Series Integrated Block for PCI Express
    • Integrated Block for PCIe を使用している場合は、必ず ISE Design Suite 13.4 にアップデートして v1.3 のコアを使用してください。
    • (Xilinx Answer 40469) 7 Series Integrated Block Wrapper for PCI Express - リリース ノートおよび既知の問題
    • (Xilinx Answer 43243) Virtex-7/Kintex-7 FPGA XC7K325T CES9937 Integrated Block for PCI Express - ASPM (Active State Power Management) が Gen 2 レートでサポートされない
    • v1.3 のコアには、初期 ES (IES) または ES (GES) を選択するオプションがあります。コアを生成する際に、カスタマイズ GUI のパネル 12 (最後のパネル) のドロップダウン リストから [General ES] または [Initial ES] のいずれかを選択してください。同じビットストリームを IES と GES の両方に使用することはできません。
  • LogiCORE IP AXI EP Bridge for PCI Express (EDK)
    • EDK の AXI EP Bridge for PCI Express を使用している場合は、必ず ISE Design Suite 13.4 にアップデートして v1.02a のコアを使用してください。
    • (Xilinx Answer 44969) AXI Bridge for PCI Express - すべてのバージョンのリリース ノートおよび既知の問題
  • MIG 7 Series DDR3 SDRAM、QDR II+ SRAM、および RLDRAM II
    • キャリブレーションの変更および CKE/ODT インプリメンテーションの変更のため、ISE Design Suite 13.4 以降のバージョンで使用可能な MIG 7 Series v1.4 を使用する必要があります。これらの変更の詳細は、「7 シリーズ MIG DDR3/DDR2 アドバイザリ - CKE および ODT のピン配置規則をアップデート: 既存 UCF を検証する必要がある」 (Xilinx Answer 45633) を参照してください。
    • (Xilinx Answer 45195) MIG 7 シリーズ - すべてのバージョンのリリース ノートおよび既知の問題

その他の重要事項

  • (Xilinx Answer 43244) Kintex-7/Virtex-7 GTX トランシーバー - 初期 ES シリコンに関する属性のアップデート、問題、および回避策

初期 ES (IES) と ES (GES) シリコンのビットストリーム互換性

初期 ES シリコンのビットストリームを ES シリコンに使用したり、ES シリコンのビットストリームを初期 ES シリコンに使用したりすることはできません。

改訂履歴

2012/09/24マイナー アップデート (内容に変更なし)
2012/02/27MIG の既知の問題に合わせてソフトウェア要件をアップデート
2012/01/18ISE 13.4 リリース用にアップデート
2011/10/26ISE 13.3 リリース用にアップデート
2011/09/29すべてのパッチをソフトウェア セクションにリスト
2011/09/07PCIe 用にアンサー 43949 を追加
2011/08/22QDRII+ および RLDRAMII を MIG で有効化された IP のリストに追加
2011/08/02フォーマットのアップデート
2011/07/29初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
51993 ザイリンクス 7 シリーズ FPGA ソリューション センター - 重要な問題 N/A N/A

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
43060 Kintex-7 - Kintex-7 325T 初期エンジニアリング サンプル (ES) デバイス用の BitGen パッチ N/A N/A

関連アンサー レコード

AR# 43347
日付 09/03/2019
ステータス アクティブ
種類 既知の問題
デバイス
ツール
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