説明

ソリューション

• Virtex-7 485T デバイスの初期 ES シリコンを使用する場合は、ザイリンクス ダウンロード センター から入手可能な ISE Design Suite 13.4 が必要です。
• ISE 13.4 デザイン ツールで Virtex-7 の初期 ES シリコンを使用する場合に適用可能なパッチは、次のとおりです。
  • すべてのユーザーに必要なパッチ
    • なし
  • 使い方によって必要なパッチ
    • (ザイリンクス アンサー 45653) - MIG DDR2/DDR3 メモリ インターフェイスを使用する場合に必要なパッチ

• (ザイリンクス アンサー 40905) - 7 シリーズ FPGA に関連した 13.x ソフトウェアの既知の問題

• 7 Series Integrated Block for PCI Express
• MIG 7 Series DDR3 SDRAM、QDR II+ SRAM、および RLDRAM II

• 7 Series Integrated Block for PCI Express
  • (ザイリンクス アンサー 40469) - 7 Series Integrated Block Wrapper for PCI Express - リリース ノートおよび既知の問題
  • (ザイリンクス アンサー 43243) - Virtex-7/Kintex-7 FPGA XC7K325T CES9937 Integrated Block for PCI Express - ASPM (Active State Power Management) が Gen 2 レートではサポートされない
• MIG 7 Series DDR3 SDRAM、QDR II+ SRAM、and RLDRAM II
  • キャリブレーションの変更および CKE/ODT インプリメンテーションの変更のため、ISE Design Suite 13.4 またはそれ以降のバージョンで使用可能な MIG 7 Series v1.4 を使用する必要があります。これらの変更の詳細は、「(ザイリンクス アンサー 45633) 7 シリーズ MIG DDR3/DDR2 のデザイン アドバイザリ - CKE および ODT のピン配置ルールの変更、既存 UCF ファイルの検証」を参照してください。
  • (ザイリンクス アンサー 45195) - MIG 7 シリーズ - 13.4 ISE Design Suite 13.4 のリリース ノートおよび既知の問題
  • 最上位パラメーター PART_REV を 485t.1 に設定してください。このパラメーターは、example_design/rtl/example_top.v および user_design/rtl/core_name.v で設定します。また、このパラメーターによって Virtex-7 485T の初期 ES デバイスの PHASER_IN パラメーターが正しく設定されます。
  • ビットのいずれかをスキップするか追加するキャリブレーションの後にバイト エラーが発生する場合は、最上位パラメーター XC7K325T_REV_1X を TRUE に設定し、拡張キャリブレーションを実行する必要があります。このパラメーターは、example_design/rtl/example_top.v および user_design/rtl/core_name.v で設定します。

• (ザイリンクス アンサー 43244) Kintex-7/Virtex-7 GTX トランシーバー - 初期 ES シリコンに関する属性のアップデート、問題、および回避策

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マスター アンサー レコード

関連アンサー レコード