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AR# 43531

Virtex-6 FPGA Integrated Block for PCI Express - VHDL x8 ルート ポートをシミュレーションすると約 122 マイクロ秒までデザインがリンク アップしない

説明

問題のあるバージョン : v2.3
修正されたバージョンおよびその他の既知の問題は、(ザイリンクス アンサー 45723) を参照してください。

VHDL x8 ルート ポートをシミュレーションすると、サンプル デザインが約 122 マイクロ秒までリンク アップしません。

ソリューション

board.vhd ファイル (生成されたコアの functional ディレクトリ) に次の変更を追加してください。

変更前 :

LINK_CAP_MAX_LINK_WIDTH => X"01",
LTSSM_MAX_LINK_WIDTH => X"01",

変更後 :
LINK_CAP_MAX_LINK_WIDTH => X"08",
LTSSM_MAX_LINK_WIDTH => X"08",
これでシミュレーション リンク アップの時間が早まります。この問題はコアの v2.5 で修正されています。

改訂履歴
2012/01/18 - アンサー 45723 に修正バージョン情報を追加
2011/12/14 - 初版


注記 : 「問題のあったバージョン」は、問題が最初に発生したバージョンがリストされます。問題はそれより以前のバージョンでも発生していた可能性がありますが、古いバージョンではそれを検証するテストは実行されていませんでした。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
45723 Virtex-6 FPGA Integrated Block for PCI Express - AXI インターフェイスの全バージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 43531
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP
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