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AR# 4354

4.2i Foundation - HDL プロジェクトに ABEL ファイルが追加できない

説明

キーワード : ABEL, HDL, synthesize, top level, grayed out, not highlighted, 合成, 最上位, 淡色表示, ハイライト

重要度 : 標準

概要 : Project Manager でプロジェクトに ABEL ファイルが追加できません。ABEL を選択する箇所も淡色表示されています。

ソリューション

1

最上位の ABEL デザインを作成する場合、プロジェクト フローを回路図にする必要があります。

詳細については、(ザイリンクス アンサー #4353) を参照してください。

2

最上位の VHDL/Verilog デザインに ABEL ファイルを含める場合は、ABEL モジュールを VHDL または Verilog でブラック ボックスとしてインスタンシエートする必要があります。

ABEL ファイルを EDIF ファイルに合成すると、この EDIF ファイルが最上位の VHDL または Verilog でブラック ボックスとしてインスタンシエートされます。
AR# 4354
作成日 07/28/1998
最終更新日 08/12/2003
ステータス アーカイブ
タイプ 一般