We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 4365

4.2i Foundation HDL Editor - 最上位の VHDL/Verilog ファイルを合成できない


キーワード : VHDL, Verilog, HDL, HDL Editor, synthesis, synthesize, 合成, 最上位

重要度 : 標準

概要 :
Foundation F1.5 で、最上位の VHDL/Verilog デザインを HDL フロー プロジェクトとして作成します。 HDL フローで、HDL Editor によりプロジェクトの VHDL または Verilog ファイルが変更され、構文チェックが行われますが、合成が行われません。 これは Foundation F1.4 またはそれ以前のバージョンとは異なる動作です。



Foundation F1.5 で HDL ファイルを合成するには、次のいずれかに従います。

1. Project Manager のプロジェクト フローにある [Synthesis] ボタンをクリックします。
2. [Files] タブの HDL エンティティ/モジュールを右クリックし、[Synthesize] をクリックします。
3. Project Manager で [Synthesis] → [Synthesize] をクリックします。

最上位の回路図プロジェクトの VHDL/Verilog モジュールでは、HDL Editor で HDL ファイルを合成します。これには [Synthesis] → [Synthesize] をクリックするか、[Project] → [Create Macro] をクリックします。


Project Manager で [Synthesis] ボタンを使用して HDL ファイルを合成するには、HDL ファイルを Foundation プロジェクトに追加する必要があります。 ファイルを追加すると、[Files] タブに表示されます。 ファイルをプロジェクトに追加するには、[Document] → [Add] をクリックします。
AR# 4365
日付 08/12/2003
ステータス アーカイブ
タイプ 一般