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AR# 43747

Kintex-7、ChipScope Pro IBERT (13.2 以降のバージョン) - 初期 ES (エンジニアリング サンプル) シリコンを使用している場合 IBERT ウィザードで QPLL にはサポートされていないライン レートが選択できる

説明

ES (エンジニアリング サンプル) シリコンを使用している場合、Kintex-7 FPGA IBERT GTX コアで QPLL にはサポートされていないライン レートが使用できます。このアンサーでは既知の問題と、初期 ES シリコンをターゲットとしている場合の対応方法のガイドラインを説明します。

ソリューション


Kintex-7 のラボ ES および初期 ES シリコンの場合、QPLL VCO 周波数は 5.93 から 6.6GHz までしかサポートされていません。Kintex-7 IBERT GTX コアでは、 データシート仕様に基づいてのみライン レートが制限されています。つまり、このコアのライン レートの選択時に上記の範囲に従うようには制限されていないため、初期 ES シリコンを使用する場合に QPLL にサポート外のライン レートを入力することができます。

QPLL が Kintex-7 のラボ ES または初期 ES シリコンの 5.93 から 6.6GHz のVCO 周波数範囲外で使用されないようにしてください。ラボ ES または初期 ES シリコンをターゲットにして IBERT コアでこの範囲外のライン レートを使用すると、トランシーバーの動作の信頼性が失われる可能性があります。

ターゲットにしているデバイスがこの制限の対象になっているかどうか不明な場合は、デバイスの JTAG IDCODE をリードバックする方法を (ザイリンクス アンサー 37579) で確認し、JTAG IDCODE のセクションを参照してください。Kintex-7 325T の場合は JTAG IDCODE が 0、1、または 2 のとき、上記の制限事項の対象となっています。 Kintex-7 480T の場合は JTAG IDCODE が 0 のとき上記の制限事項の対象となっています。
AR# 43747
日付 01/02/2013
ステータス アクティブ
種類 既知の問題
デバイス
  • Kintex-7
ツール
  • ChipScope Pro - 13.2
  • ChipScope Pro - 13.3
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