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AR# 43894

13.2 ChipScope - Virtex-6 GTX IBERT で「ERROR:Place:1145 Unroutable placement error when generating the core」というエラー メッセージが表示される


13.2 で Virtex-6 GTX IBERT デザインを作成する場合、IBERT コアで 8 個以上の GTX トランシーバーを使用していると、次のエラー メッセージが表示されます。

"ERROR:Place:1145 - Unroutable Placement! A GT / BUFGCTRL clock component pair have been found that are not placed at a routable GT / BUFGCTRL site pair. The GT component <U_CHIPSCOPE_IBERT3/U0/U_IBERT_CORE/U_GTCPX_X0Y14/U_GT/gtxe1_i> is placed at site <GTXE1_X0Y14>. The corresponding BUFGCTRL component <U_CHIPSCOPE_IBERT3/U0/U_IBERT_CORE/U_GTCPX_X0Y14/U_RXRECCLK_BUFG> is placed at site <BUFGCTRL_X0Y11>. The pair can use the fast path between the GT and the Clock buffer if the GT and BUFGCTRL are both placed in the same half of the device (TOP or BOTTOM). You may want to analyze why this problem exists and correct it. This placement is UNROUTABLE in PAR and therefore, this error condition should be fixed in your design. You may use the CLOCK_DEDICATED_ROUTE constraint in the .ucf file to demote this message to a WARNING in order to generate an NCD file. This NCD file can then be used inFPGA Editor to debug the problem. A list of all the COMP.PINS used in this clock placement rule is listed below. These examples can be used directly in the .ucf file to demote this ERROR to a WARNING. < PIN "U_CHIPSCOPE_IBERT3/U0/U_IBERT_CORE/U_GTCPX_X0Y14/U_GT/gtxe1_i.RXRECCLK" CLOCK_DEDICATED_ROUTE = FALSE; >"


これは Virtex-6 GTX IBERT コアに対して 13.2 で発生する既知の問題で、13.3 で修正される予定です。

このエラーが発生した場合は、ウェブケースからザイリンクス テクニカル サポートにお問い合わせください。

テクニカル サポートが回避方法について対応します。
AR# 43894
日付 01/02/2013
ステータス アクティブ
種類 既知の問題
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