AR# 44010

7 シリーズ Integrated Wrapper for LogiCORE CPRI - GTXE2_COMMON 使用モデルの変更

説明

BIAS_CFG は GTXE2_COMMON モジュールの属性で、その正しい設定は (ザイリンクス アンサー 43244) に記載されています。しかし、ソフトウェア モデルで BIAS_CFG が間違って 64'h0000000000000000 に設定されてしまいます。そのため、これらのポート変更にあわせてインスタンシエーションをアップデートする必要があります。また (ザイリンクス アンサー 43339) も参照してください。

ソリューション


BIAS_CFG が正しく設定された状態で Kintex-7 トランシーバーをコンフィギュレーションする方法について説明します。(ザイリンクス アンサー 42626) にまとめられている修正が適用されていることを確認してください。

デザインの各区画で GTXE2_COMMON ブロックをインスタンシエートする必要があります。<component_name>/example_design/gtx_and_clocks/gtx/v7_gtwizard.vhd ファイルに次のコードを追加します。

signal qpll_clk : std_logic;

gtxe2_common_0_i : GTXE2_COMMON

generic map

(

Simulation Attributes

SIM_RESET_SPEEDUP => ("TRUE"),
SIM_QPLLREFCLK_SEL => ("001"),
SIM_VERSION => ("1.0"),

------------------COMMON BLOCK---------------

BIAS_CFG => (x"0000042000001000"),
COMMON_CFG => (x"00000000"),
QPLL_CFG => (x"06801C1"),
QPLL_CLKOUT_CFG => ("0000"),
QPLL_COARSE_FREQ_OVRD => ("010000"),
QPLL_COARSE_FREQ_OVRD_EN => ('0'),
QPLL_CP => ("0000011111"),
QPLL_CP_MONITOR_EN => ('0'),
QPLL_DMONITOR_SEL => ('0'),
QPLL_FBDIV => ("0011100000"),
QPLL_FBDIV_MONITOR_EN => ('0'),
QPLL_FBDIV_RATIO => ('1'),
QPLL_INIT_CFG => (x"000028"),
QPLL_LOCK_CFG => (x"01D0"),
QPLL_LPF => ("1111"),
QPLL_REFCLK_DIV => (1)

)
port map
(

------------- Common Block - Dynamic Reconfiguration Port (DRP) -----------

DRPADDR => x"00",
DRPCLK => '0',
DRPDI => x"0000",
DRPDO => open,
DRPEN => '0',
DRPRDY => open,
DRPWE => '0',

---------------------- Common Block - Ref Clock Ports ---------------------

GTREFCLK0 => GT0_GTREFCLK0_IN,
GTGREFCLK => '0',
GTNORTHREFCLK0 => '0',
GTNORTHREFCLK1 => '0',
GTREFCLK1 => '0',
GTSOUTHREFCLK0 => '0',
GTSOUTHREFCLK1 => '0',

------------------------- Common Block - QPLL Ports ------------------------

QPLLFBCLKLOST => open,
QPLLLOCK => open,
QPLLLOCKDETCLK => GT0_GTREFCLK0_IN,
QPLLLOCKEN => '1',
QPLLOUTCLK => qpll_clk,
QPLLOUTREFCLK => open,
QPLLOUTRESET => '0',
QPLLPD => '0',
QPLLREFCLKLOST => open,
QPLLREFCLKSEL => "001",
QPLLRESET => GT0_GTTXRESET_IN,
QPLLRSVD1 => "0000000000000000",
QPLLRSVD2 => "11111",
RCALENB => '0',
REFCLKOUTMONITOR => open,

----------------------------- Common Block Ports ---------------------------

BGBYPASSB => '0',
BGMONITORENB => '0',
BGPDB => '1',
BGRCALOVRD => "00000",
PMARSVD => "00000000",
QPLLDMONITOR => open

);

一般ぷろっくが最適化で削除されてしまわないように、QPLLOUTCLK 出力 (上記のコードでは qpll_clk) をトランシーバーのラッパーを介して GTXE2_CHANNEL インスタンスの QPLLCLK 入力に配線する必要があります。

LogiCORE CPRI のリリース ノートおよび既知の問題は (ザイリンクス アンサー 36969) を参照してください。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
36969 LogiCORE IP CPRI - リリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

AR# 44010
日付 05/22/2012
ステータス アーカイブ
種類 既知の問題
IP