AR# 44012

7 シリーズ Integrated Wrapper for LogiCORE CPRI - TXOUTCLK および RXOUTCLK ポートの制限

説明

初版エンジニアリング サンプル (ES) シリコンの TXOUTCLK および RXOUTCLK ポートを使用するにあたりいくつかの制限事項があります。そのため、制限にあわせてインスタンシエーションをアップデートする必要があります。詳細は (ザイリンクス アンサー 43244) を参照してください。

ソリューション


トランシーバーの TXOUTCLK および RXOUTCLK ポートの制限事項について説明します。 この制限事項に対処するため、MMCM トランスミッターの入力がリファレンス クロック IBUFDS_GTE2 から来ることになりました。TXOUTCLK ポートはディスエーブルになっています。受信側のクロック供給に変更はありません。また、GTXE2_CHANNEL インスタンスへの TXOUTCLKSEL 入力を 000 に設定する必要があります。
  1. <component_name>/example_design/gtx_and_clocks/gt_and_clocks.vhd ファイルで k7_bufg_gen BUFG への入力を変更します。k7_bufg_gen : BUFG port map (I => refclk, O => txoutclk_bufg);
  2. BUFG 出力を tx_clk_gen インスタンスの refclk 入力へ配線します。
  3. GTWIZARD インスタンスの GT0_TXOUTCLK_OUT ポートをオープンにしておきます。
    GT0_TXOUTCLK_OUT => open,

図 1 は変更後のクロック供給を示しています。

<

LogiCORE CPRI のリリース ノートおよび既知の問題は (ザイリンクス アンサー 36969) を参照してください。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
36969 LogiCORE IP CPRI - リリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

AR# 44012
日付 05/22/2012
ステータス アーカイブ
種類 既知の問題
IP