Error:C:/designs/top.vhd line 55 OPEN is not a legal actual part of an element association here (check if the input ports are properly mapped). (VSS-544) (FPGA-dm-hdlc-unknown)
ソリューション
コンポーネントを宣言する際、インスタンシエーション時に接続されない可能性のあるピンに初期値を割り当てます。この初期値は、合成では使用されません。ポートは有効な信号に接続されるか、またはまったく接続されないからです。コンポーネントのインスタンシエーション時に、open キーワードを使用して、ポートが接続されていないことを示します。 ... component STARTUP_VIRTEX port ( GSR:in STD_LOGIC; GTS:in STD_LOGIC := '1'; -- initial values defined CLK:in STD_LOGIC := '1'); end component;
<:hr>begin
mystart :STARTUP_VIRTEX port map ( GSR => RST, GTS => open, --open keyword used to leave pin unconnected CLK => open); ...