説明

問題の発生したバージョン : 1.00.a
修正バージョンおよびその他の既知の問題 : (ザイリンクス アンサー 44969) 参照

エンドポイントの BAR が 64 ビットにコンフィギュレーションされていると (C_PCIEBAR_AS = '1')、入力 TLP が AXI Bridge for PCI Express で受け入れられない可能性があります。これは 64 ビットの AXI データ幅でのみ発生する問題で、32 ビットや 128 ビットでは発生しません。さらに、1 つのブリッジ内に複数の BAR がコンフィギュレーションされていて、ホストが上位 BAR の 1 つを 32 ビットにコンフィギュレーションする場合にのみ、この問題が発生します。

AXI Bridge for PCI Express では、32 ビットまたは 64 ビットのコンフィギュレーションに関わらず、3 つの BAR がサポートされています。PCI Express の仕様によると、32 ビットにコンフィギュレーションされている場合 1 つのエンドポイントで 6 つの BAR がサポートされます。1 つの BAR が 64 ビットにコンフィギュレーションされている場合は、32 ビットの BAR が 2 つ使用されます。AXI Bridge for PCI Express で BAR が 64 ビットにコンフィギュレーションされる場合、ブリッジの最初の BAR には タイプ 0 のコンフィギュレーション空間の BAR0 と BAR1 が使用されます。2 つ目の BAR にはコンフィギュレーション空間の BAR2 と BAR3 が使用されます。最後に、ブリッジの 3 つ目の BAR にはコンフィギュレーション空間の BAR4 と BAR5 が使用されます。

64 ビットの BAR が 2 つまたは 3 つあり、2 番目または 3 番目の BAR が 32 ビットにコンフィギュレーションされている場合、この問題が発生します。BAR が 64 ビットにコンフィギュレーションされていたとしても、列挙されたアドレス範囲が 4GB 未満になる場合ホストは BAR を 32 ビットにコンフィギュレーションします。これは、PCI Express 仕様のセクション 2.2.4.1 に従っています。

注記 : 「問題の発生したバージョン」は、最初に問題が発見されたバージョンを示します。問題はそれより以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

ソリューション

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