AR# 44208

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Synplify F-2011.09 で System Verilog を使用する場合のザイリンクス トランシーバーのパフォーマンス低下

説明

Synopsis 社の Synplify 合成ツール (バージョン F-2011.09) で System Verilog を使用すると、ザイリンクス トランシーバーのパフォーマンスが低下することがあります。このアンサーではこの問題とその回避策を説明します。

ソリューション


問題 :

Synopsis 社の Synplify 合成ツール (F-2011.09) で System Verilog を使用すると、合成中に IBUFDS_GTXE1 の後に BUFG が 1 つ挿入されます。このため、ISE ツールにより、BUFG の出力がトランシーバーの GREFCLK ポートに、専用基準クロック ポートではなく基準クロックとして接続されます。これは、Virtex-6 GTX デザインに発生する問題で、その他のザイリンクス FPGA のトランシーバーにも影響を及ぼす可能性があります。

GREFCLK のパフォーマンスは、Virtex-6 FPGA トランシーバーへの使用可能なクロック入力の中で最も低速です。これは、FPGA のクロック供給リソースによって高速データ レートでの動作の場合ジッターが追加される可能性があるからです。このため、トランシーバーのパフォーマンスが低下する可能性があります。

回避策 :

IBUFDS_GTXE1 から来る基準クロック ネットそれぞれに syn_noclockbuf = true という属性を追加します。これで、Synplify により BUFG が自動挿入されなくなり、正しいトランシーバー基準クロックが選択されて、デバイスに依存したジッターが発生しなくなります。

ISE Design Suite 13.4 より、この回避策が使用されていないとエラーが出力される DRC が導入されています。
AR# 44208
日付 10/15/2012
ステータス アクティブ
種類 一般
デバイス 詳細 概略
ツール 詳細 概略
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