AR# 44351

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7 シリーズ Intetgrated Block for PCI Express - ISE Design Suite 13.2 を使用しているとブロックの左側で予測不可能な動作が見られる場合がある

説明

問題のバージョン : v1.1
問題の解決したバージョンおよびその他の既知の問題については、(ザイリンクス アンサー 40469) を参照してください。

Virtex-7 FPGA で Intetgrated Block for PCI Express を左側または「X0」というロケーションを使用していると、インプリメンテーション ツールでこのブロックに属性が間違って割り当てられているため、レシーバー検出エラーなどの予測不可能な動作が見られる可能性があります。

メモ : [バージョン] 列は、問題が最初に発生したバージョンがリストされます。問題はそれより以前のバージョンでも発生していた可能性はありますが、以前のバージョンではそれを検証するテストは実行されていませんでした。

ソリューション

この問題の回避策はありません。左側のブロックを使用している場合に誤動作が見られる場合は、ISE Design Suite 13.3 がリリースされるまでデバイスの真逆にあるブロックを使用してみてください (右側または X1 にあるブロック)。この問題は ISE Design Suite 13.3 で修正されています。ブロックの場所を変えることができない場合は、このアンサー番号を記入してザイリンクス テクニカル サポートのウェブケースを開いてください。

改訂履歴
2011/12/06 - アンサー 40469 に修正バージョン情報を追加
2011/10/06 - 初版
AR# 44351
日付 05/19/2012
ステータス アーカイブ
種類 既知の問題
デバイス
ツール
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