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AR# 44801

Virtex-6、13.3、GTX IBERT - 右側の GTX トランシーバーばリンクしない

説明

ISE Design Suite 13.3 で Virtex-6 GTX IBERT コアを使用している場合、右側の GTX トランシーバーがリンクしないという既知の問題があります。

ソリューション


CORE Generator プロジェクトのオプションが Verilog に設定されている場合、Virtex-6 GTX IBERT コアを生成すると、右側の GTX トランシーバーがリンクしません。これは、右側のトランシーバーの refclk 信号が Verilog HDL コードで宣言されていないために起きる問題です。

この問題を回避するには、CORE Generator プロジェクトのオプションを VHDL に変更して、IBERT コアを生成し直します。


これは、ISE Design Suite 13.3 の Virtex-6 GTX IBERT コアに影響する既知の問題で、ISE Design Suite 13.4 で修正される予定です。
AR# 44801
日付 05/19/2012
ステータス アクティブ
種類 既知の問題
デバイス
  • Virtex-6 HXT
  • Virtex-6 LXT
  • Virtex-6 SXT
  • Virtex-6 CXT
ツール
  • ChipScope Pro - 13.3
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