AR# 44929

AXI Bridge for PCI Express - ブリッジの制御レジスターからの読み出しで間違った値が返される

説明

PCI Express の AXI ブリッジの制御レジスターにアクセスすると、データが破損することがあります。インターコネクトがブリッジからの出力クロックと同じクロックに接続されていない場合にこの問題が発生します。

ソリューション

この問題を回避するには、次のパラメーターを Microprocessor Hardware Specification (MHS) ファイルの axi_pcie ブリッジのインスタンシエーションに追加します。

parameter C_INTERCONNECT_S_AXI_CTL_IS_ACLK_ASYNC = 1

これは、インターフェイスから次のチェックボックスを使用しても変更できます。

 

改訂履歴
2011/11/28 - 画像を追加
2011/11/09 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
44972 AXI Bridge for PCI Express のよく寄せられる質問 (FAQ) N/A N/A
AR# 44929
日付 08/27/2013
ステータス アクティブ
種類 一般
IP