これは EDK 13.2 で最初にリリースされた AXI Bridge for PCI Express のリリース ノートおよび既知の問題のアンサーで、次の情報を含みます。
一般情報
ISE Design Suite 14.7 には v1.09.a のコアが含まれます。
スタンドアロンのザイリンクス PCI Express Block コアのリリース ノートは、『IP リリース ノート ガイド』を参照してください。
PCI Express の資料はこちらにあります。
http://japan.xilinx.com/support/documentation/ipbusinterfacei-o_pci-express.htm
高速トランシーバーの既知の問題およびアンサーのリストは、(Xilinx Answer 37179) を参照してください。
AXI Bridge for PCI Express v2.2 コアのリリース ノートおよび既知の問題は、(Xilinx Answer 54646) を参照してください。
サポートされるデバイス
注記: 以前のバージョンの新機能およびサポートされるデバイスは、change_log.html を参照してください。
既知の問題
次の表に、コアの各バージョンに対して、それが最初に含まれた ISE デザイン ツールのバージョンを示します。
コアのバージョン | ISE / Vivado バージョン |
v1.09.a | ISE 14.7 |
v1.08.a | ISE 14.6 |
v1.07.a | ISE 14.5 |
v1.06.a | ISE 14.4/Vivado 2012.4 |
v1.05.a | ISE 14.3/Vivado 2012.3 |
v1.04.a | ISE 14.2 |
v1.03.a | ISE 14.1 |
v1.02.a | ISE 13.4 |
v1.01.a | ISE 13.3 |
v1.00.a | ISE 13.2 |
次の表は、AXI Bridge for PCI Express の AXI インターフェイス バージョンの既知の問題をまとめたものです。
注記: [問題の発生したバージョン] 列は、問題が最初に発生したバージョンを示します。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは行われていません。
アンサー | タイトル | 問題の発生したバージョン | 修正バージョン |
(Xilinx Answer 61571) |
オートモーティブ パーツのサポート
|
v1.09.a | 未修正 |
(Xilinx Answer 59078) | GTH デバイスはサポートされているか | v1.09.a | 未修正 |
(Xilinx Answer 57835) | エニュメレート中にルート ポート受信スレーブ エラーが発生してプロセッサが停止する | v1.08.a | 未修正 |
(Xilinx Answer 56990) | C_S_AXI_ID_WIDTH が 13 以上に設定された AXI_SLAVE_READ モジュールで合成エラーが発生する | v1.08.a | v2.2 |
(Xilinx Answer 56170) | 100MHz または 250MHz 基準クロックを使用すると、間違った NCF および UCF 周期制約が生成される | v1.07.a | 未修正 |
(Xilinx Answer 55083) | デバイス番号がゼロ以外のデバイスにコンフィギュレーション パケットをルート ポートから送信できない | v1.07.a | v1.08.a |
(Xilinx Answer 55348) | RC モードで ASPM をイネーブルにした DMA を実行すると割り込みデコード レジスタが間違って設定される | v1.07.a | 未修正 |
(Xilinx Answer 55349) | RC モードで ASPM をイネーブルした DMA を実行すると AXI_PCIE ブリッジが応答しなくなる | v1.06.a | 未修正 |
(Xilinx Answer 55350) | Zynq デバイスで x4Gen2 Endpoint としてコンフィギュレーションすると EP モードのコアで破損したデータがメモリに書き込まれる | v1.06.a | v1.07.a |
(Xilinx Answer 55351) | Zynq デバイスで RC x4Gen2 としてコンフィギュレーションした場合にメモリ読み出しに対するコンプリート信号が生成されない | v1.06.a | v1.07.a |
(Xilinx Answer 53740) | (ISE 14.4 / 2012.4) - 低温では TXOUTCLK にクロック出力がない | v1.06.a | v1.07.a |
(Xilinx Answer 53511) | (Vivado 2012.3) - [IP_Flow 19_1710] 'axi_pcie_v1_05_a_0' IP の Verilog 合成ファイルの問題 | v1.05.a | v1.06.a |
(Xilinx Answer 53114) | 250MHz の基準クロックを使用すると不正な UCF 制約が生成される | v1.05.a | v1.06.a |
(Xilinx Answer 51699) | KC705 Rev C ボード用の Base System Builder (BSB) デザインで PCIe コアが検出されない | v1.04a | 未修正 |
(Xilinx Answer 52688) | Zynq デバイスで Root Complex としてコンフィギュレーションされると Completion TLP が生成されない | v1.04.a | v1.05.a |
(Xilinx Answer 52687) | C_PCIEBAR2AXIBAR_*_SEC のデフォルト値 | v1.04.a | v1.05.a |
(Xilinx Answer 52686) | 無効なデバイスのコンフィギュレーション スペースを読み込むとコアから不正なデータが出力される | v1.04.a | v1.05.a |
(Xilinx Answer 52685) | 入力された MWr パケットのためにリンク トレーニングがダウンする | v1.04.a | v1.05.a |
(Xilinx Answer 52684) | 128 ビット モードの操作で MSI Message の配線が不正になる | v1.04.a | v1.05.a |
(Xilinx Answer 52679) | Directed Link Change 機能がサポートされない | v1.04.a | v1.05.a |
(Xilinx Answer 52678) | 完了ペイロードが MPS 値より大きい | v1.04.a | v1.05.a |
(Xilinx Answer 52677) | 複数のメモリ読み出し要求を上方向に送信すると、コアで致命的なエラーが発生する | v1.04.a | v1.05.a |
(Xilinx Answer 50633) | エンドポイント デバイスに対して発行されたコンフィギュレーション読み出しの完了パケットのバイトがルート ポート インプリメンテーションによりスワップされる | v1.03.a | v1.05.a |
(Xilinx Answer 50634) | Gen1X8 および Gen2X4 エンドポイント コンフィギュレーションでアドレス 0x0000_0000 へのメモリ書き込みが MSI 要求として処理される | v1.03.a | v1.05.a |
(Xilinx Answer 46622) | 大型 AXI からの読み出し要求により完了タイムアウトが発生する | v1.02.a | v1.04.a |
(Xilinx Answer 44665) | AXI メモリ マップ空間を超えた場合の DRC がない | v1.00.a | 未修正 |
(Xilinx Answer 44700) | C_PCIBAR_LEN_# より下位のビットで C_PCIEBAR2AXIBAR_# に制限が発生する | v1.00.a | 未修正 |
(Xilinx Answer 43709) | C_AXIBAR2PCIEBAR_# で 64 ビットのアドレス値が使用できない | v1.00.a | 未修正 |
(Xilinx Answer 46638) | x4 Gen 2 または x8 Gen 1 にコンフィギュレーションされた場合、長さ 0 のメモリ読み出し要求に対する応答がない | v1.02.a | v1.03a |
(Xilinx Answer 46647) | AXI スレーブ ポートの長さ 0 の書き込みトランザクションがあると AXI インターフェイスが停止する | v1.02.a | v1.03a |
(Xilinx Answer 46623) | 128 ビット インターフェイス (x8 Gen 1 または x4 Gen 2) を使用するとデータを含む完了 TLP のアレイ サイズが一致しない | v1.02.a | v1.03a |
(Xilinx Answer 46649) | Spartan-6 の 32 ビット インターフェイスの AXI からの書き込み要求により不正な TLP が作成される | v1.02.a | v1.03a |
(Xilinx Answer 46646) | ルート ポート コンフィギュレーションで、コンフィギュレーション TLP およびメモリ読み出し TLP が同時に存在すると メモリ読み出し TLP の完了が失われる | v1.02.a | v1.03a |
(Xilinx Answer 46624) | ルート ポート コンフィギュレーションで BAR が含まれていないパケットが AXI MM ブリッジに送信される | v1.02.a | v1.03a |
(Xilinx Answer 46563) | 128 ビットのインターフェイス幅を選択すると「ERROR:HDLCompiler:410 error」というエラー メッセージが表示される | v1.02.a | v1.03a |
(Xilinx Answer 46273) | C_PCIE_USE_MODE = 1.0 (IES) のとき Kintex-7 のシミュレーションがリンクしない | v1.02.a | v1.03a |
(Xilinx Answer 46235) | x8 gen1 および x4 gen2 に 128 ビットのインターフェイスを確認する DRC がない | v1.02.a | v1.03a |
(Xilinx Answer 46100) | Virtex-6 の x8 gen 1 で DRC エラーがレポートされない | v1.02.a | v1.03a |
(Xilinx Answer 46685) | 13.4 で Virtex-7 をサポート | v1.02.a | v1.03a |
(Xilinx Answer 45988) | 32 ビット AXI データ幅を使用していると、AXI4 スレーブ インターフェイスでの 1 DW 書き込みトランザクションによって、不正な形式の TLP が作成される | v1.00.a | v1.03a |
(Xilinx Answer 44074) | 複数の 64 ビット BAR を 32 ビット BAR にエミュレートすると 64 ビット AXI データ幅に問題が発生する可能性がある | v1.00.a | v1.03a |
(Xilinx Answer 44211) | MSI 割り込みでベクターが 1 つしかサポートされない | v1.00.a | v1.03a |
(Xilinx Answer 45234) | 要求されたアドレスが 4GB 未満の場合、64 ビットの TLP が生成される | v1.00.a | v1.03a |
(Xilinx Answer 42642) | AXI _aclk_out クロックを使用すると AXI インターコネクトの周波数を判別できない | v1.00.a | v1.02a |
(Xilinx Answer 45078) | NCSim でシミュレーションしていると整数オーバーフロー エラーが発生する | v1.00.a | v1.02a |
(Xilinx Answer 43681) | Root Complex オプションに DRC がない | v1.00.a | v1.01.a |
(Xilinx Answer 43708) | C_AXIBAR_NUM を変更しても未使用の C_AXIBAR_# がグレー表示にならない | v1.00.a | v1.01.a |
(Xilinx Answer 43313) | m_axi_arlock および m_axi_arcache が AXI 書き込みアドレス チャネルに接続される | v1.00.a | v1.01.a |
(Xilinx Answer 43263) | AXI データ幅にデバイス別の DRC がない | v1.00.a | v1.01.a |
(Xilinx Answer 43805) | AXI-Lite インターコネクトに 64 ビットの AXI データ幅でアクセスすると DECERR が発生する | v1.00.a | v1.01.a |
(Xilinx Answer 44976) | AXI4-lite 制御インターフェイスへの書き込みトランザクションにより SLVERR が発生する | v1.00.a | v1.01.a |
その他の情報
(Xilinx Answer 43371) | AXI Bridge for PCI Express - ML605 開発ボード用サンプル デザイン |
(Xilinx Answer 43677) | AXI Bridge for PCI Express - SP605 開発ボード用サンプル デザイン |
(Xilinx Answer 43706) | AXI Bridge for PCI Express - axi_aclk および axi_ctl_aclk ポートの接続方法 |
(Xilinx Answer 44929) | AXI Bridge for PCI Express - ブリッジの制御レジスタからの読み出しで間違った値が返される |
(Xilinx Answer 44972) | AXI Bridge for PCI Express - FAQ |
(Xilinx Answer 45158) | AXI Bridge for PCI Express - 制御インターフェイスからブリッジをセットアップするする必要があるか |
(Xilinx Answer 45159) | AXI Bridge for PCI Express - ブリッジにプロセッサーは必要か |
(Xilinx Answer 47603) | AXI Bridge for PCI Express - BSB エンドポイントを複素根に変換する方法 |
(Xilinx Answer 45061) | AXI Bridge for PCI Express - ロケーション制約用のトランシーバーのインスタンス名 |
(Xilinx Answer 50261) | AXI Bridge for PCI Express - v1.03.a - 「ERROR:Pack:1130 - Symbol.....MSI_CAP_MULTIMSGCAP" with an illegal value of "16"」というエラー メッセージが表示される |
改訂履歴
07/24/2014 | (Xilinx Answer 61571) を追加 |
2014/01/15 | (Xilinx Answer 59078) を追加 |
2013/10/23 | 14.7 用にアップデート |
2013/10/07 | (Xilinx Answer 57835) を追加 |
2013/08/26 | (Xilinx Answer 56990) を追加 |
07/31/2013 | (Xilinx Answer 51699) を追加 |
2013/06/19 | 14.6 用にアップデート |
05/30/2013 | (Xilinx Answer 56170) を追加 |
05/15/2013 | (Xilinx Answer 55083) を追加 |
2013/04/03 | ISE 14.5 リリース用にアップデート |
2013/01/21 | (Xilinx Answer 53740) を追加 |
2012/12/18 | 14.4/2012.4 デザイン ツール リリース用にアップデート |
11/29/2012 | (Xilinx Answer 53114) を追加 |
10/23/2012 | 14.3/2012.3 デザイン ツール リリース用にアップデート |
2012/07/25 | 14.2 デザイン ツール リリース用にアップデート |
2012/05/08 | 14.1 デザイン ツール リリース用にアップデート |
2012/03/06 | 46685 を追加 |
03/05/2012 | 46638、46647、46623、46649、46646、46622、46624、46563 を追加 |
02/29/2012 | トランシーバーの制約をアップデート |
02/27/2012 | 46563 を追加 |
2012/02/15 | 46100、46235、46273 を追加 |
2012/01/24 | 45988 を追加 |
2012/01/18 | ISE 13.4 および v1.02a 用にアップデート |
12/01/2011 | 45234 を追加 |
11/27/2011 | アンサー 43709 および 44976 を追加 |
11/21/2011 | 初版 |
AR# 44969 | |
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日付 | 06/27/2017 |
ステータス | アクティブ |
種類 | 既知の問題 |
IP |