AR# 45052

13.3 Netgen - PlanAhead RTL または Synplify Pro を使用すると変換後シミュレーション モデルでポートが一致しない

説明


PlanAhead RTL フローまたは合成に Synplify Pro を使用すると、NetGen から生成される変換後のシミュレーション モデルで、ModelSim シミュレーションで X_RAM32M または X_RAM64M に次のようなエラー メッセージが表示されます。

"Error: xxxxx/top.v(1143): (vopt-2135) Too many port connections.Expected 14, found 34."


これは X_RAM32M または X_RAM64M のインスタンシエーションで各ポート ビットに対しポートがあるからです。次の例では、ADDRA は 6 ビット幅で、ADDRA[5]、ADDRA[4]、ADDRA[3]、ADDRA[2]、ADDRA[1]、および ADDRA[0] に分割されています。

X_RAM64M #(
.INIT_A ( 64'h0000000000000000 ),
.INIT_B ( 64'h0000000000000000 ),
......

.\ADDRA[5] (addr_5_IBUF_89),
.\ADDRA[4] (addr_4_IBUF_90),
.\ADDRA[3] (addr_3_IBUF_91),
.\ADDRA[2] (addr_2_IBUF_92),
.\ADDRA[1] (addr_1_IBUF_93),
.\ADDRA[0] (addr_0_IBUF_94),
......

);

注記 : この問題は分散 RAM のあるデザインでのみ発生します。

ソリューション


合成されたネットリストが EDIF フォーマットの場合にのみこのエラーが発生します。ネットリストが NGC フォーマットの場合、NetGen で正しいシミュレーション モデルが生成されます。

問題の回避方法は次のいずれかです。
  • ISE フローおよび合成に XST を使用します。
  • 変換後シミュレーションではなく、MAP 後または PAR 後のシミュレーションを実行します。MAP 後およびPAR 後のシミュレーション モデルにはこの問題は発生しません。
この問題は ISE Design Suite 13.4 で修正されています。
AR# 45052
日付 12/15/2012
ステータス アクティブ
種類 一般
ツール 詳細 概略