Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
---|---|---|---|
45765 | MIG v3.91 Virtex-6 DDR3/DDR2 - ModelSim を使用したシミュレーションで 72 ビットおよび 144 ビットの AXI Lite デザインにエラーが発生する | N/A | N/A |
47721 | MIG v3.91 Virtex-6 QDRII+ - Cypress パーツの初期化シーケンスが間違っている | N/A | N/A |
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
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45765 | MIG v3.91 Virtex-6 DDR3/DDR2 - ModelSim を使用したシミュレーションで 72 ビットおよび 144 ビットの AXI Lite デザインにエラーが発生する | N/A | N/A |
38731 | MIG v3.5-v3.91、Virtex-6 DDR3 - シミュレーション - キャリブレーションを ''SKIP'' に設定するとサンプル デザインでエラーが発生する | N/A | N/A |
39423 | MIG v3.6 ~ v3.91 Virtex-6 DDR2/DDR3/QDRII+ - コントローラー I/O で VRN/VRP ピンが使用され、DCI カスケード用に別のバンクが必要になる | N/A | N/A |
38623 | MIG Spartan-6 MCB - DDR2 モード、400Mbps で実行している MCB で ODT が遅れて出力される | N/A | N/A |
47721 | MIG v3.91 Virtex-6 QDRII+ - Cypress パーツの初期化シーケンスが間違っている | N/A | N/A |