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AR# 45195

MIG 7 Series - すべての ISE バージョン/Vivado 2012.4 およびそれ以前のツール バージョンのリリース ノートおよび既知の問題

説明

これは ISE Design Suite 14.4 が初期リリースの Memory Interface Generator (MIG) 7 シリーズのリリース ノートおよび既知の問題のアンサーで、次の情報が含まれています。

  • 一般情報
  • ソフトウェア要件
  • 新機能
  • 修正された問題
  • 既知の問題

インストール方法は、『IP リリース ノート ガイド』 (XTP025) の CORE Generator ツールの既知の問題およびデザイン ツール要件を参照してください。

Vivado 2013.1 以降の MIG 7 Series のリリース ノートおよび既知の問題は、(Xilinx Answer 54025) を参照してください。

ソリューション

一般情報

7 シリーズ FPGA でサポートされているメモリ インターフェイスおよび機能のリストは、『7 シリーズ FPGA メモリ インターフェイス ソリューション データシート』 (DS176) および『7 シリーズ FPGA メモリ インターフェイス ソリューション ユーザー ガイド』 (UG586) を参照してください。

7 シリーズ FPGA メモリ インターフェイスでサポートされている周波数のリストは、7 シリーズの資料ページにある該当する DC およびスイッチ特性データシートを参照してください。MIG ツールには、特定メモリ インターフェイス コンフィギュレーションに適切な周波数範囲が含まれます。

その他の FPGA 用の MIG コアについては 『IP リリース ノード ガイド』 (XTP025) にある該当する MIG のリリース ノートおよび既知の問題のアンサーを参照してください。

MIG の一般的なデザインおよびトラブルシューティング情報は、次を参照してください。

(Xilinx Answer 34243) ザイリンクス メモリ インターフェイス ソリューション センター
(Xilinx Answer 43879) 7 Series MIG DDR3/DDR2 - ハードウェア デバッグ ガイド
(Xilinx Answer 33566) DDR3、DDR2、DDR、Spartan-6 FPGA MCB、RLDRAMII、QDRII+、QDRII、DDRII コアを含む MIG のデザイン アドバイザリ
(Xilinx Answer 42944) Virtex-7 FPGA のデザイン アドバイザリのマスター アンサー
(Xilinx Answer 42946) Kintex-7 FPGA のデザイン アドバイザリのマスター アンサー
(Xilinx Answer 51456) Artix-7 FPGA のデザイン アドバイザリのマスター アンサー
(Xilinx Answer 42665) MIG 7 Series - MIG サンプル デザインが BitGen でエラーになる
(Xilinx Answer 42036) MIG 7 Series - 内部/外部 VREF ガイドライン
(Xilinx Answer 40603) MIG 7 Series FPGA DDR3/DDR2 - クロッキング ガイドライン

新機能

  • ISE Design Suite 14.5 および Vivado 2013.1 デザイン ツールをサポート
  • Questa SIM 10.1b をサポート
  • Synplify Pro G-2012.09-SP1 をサポート
  • LPDDR2 SDRAM Verilog デザインをサポート
  • システム リセット ピンの極性を選択可能
  • AXI インターフェイス デザインに対し追加クロック選択

注記 : 最新の MIG のプロダクション リリースにアップグレードする必要があります。

サポートされるメモリ デバイス :

コンポーネントRDIMMUDIMMSODIMM
DDR3 SDRAMMT41J128M8XX-125/15EMT9JSF25672PZ-1G6/1G4MT9JSF25672AZ-1G9/1G6/1G1MT8KTF51264HZ-1G9
MT41J64M16XX-125G/15EMT9KSF25672PZ-1G4MT8JTF51264AZ-1G6/1G4MT8JTF12864HZ-1G6/1G4
MT41J256M8XX-107/125/15E/187EMT18JSF25672PDZ-1G6MT8JTF12864AZ-1G6/1G4MT8JTF25664HZ-1G4/1G1
MT41J128M16XX-107G/125/15E/187EMT18JSF51272PDZ-1G4/1G6MT8JTF25664AZ-1G4MT8KTF51264HZ-1G9/1G6
MT41J512M8XX-107/125/15EMT9HTF12872PZ-80EMT8KTF51264AZ-1G6/1G4MT8KTF25664HZ-1G6/1G4
MT41J256M16XX-107/125/15EMT9HTF12872PZ-667MT8KTF25664AZ-1G4/1G6MT8KSF25664HZ-1G4
MT41K256M8XX-125/15EMT9KSF51272PZ-1G4MT9HTF12872AZ-80EMT8KTF12864HZ-1G9
MT41K128M16XX-15EMT9KSF25672AZ-1G6/1G4MT16JTF25664HZ-1G4/1G6
MT41K512M8XX-107/125/15EMT16JTF51264AZ-1G4MT16JTF51264HZ-1G4
MT41K256M16XX-107/125/15EMT18JSF25672AZ-1G4MT8JSF25664HDZ-1G4
MT18JSF51272AZ-1G6MT18KSF1G72HZ-1G6
MT8HTF12864AZ-800MT18KSF51272HZ-1G4
MT8HTF25664AZ-800MT8HTF12864HZ-800
MT8HTF25664HZ-800
MT4KTF25664HZ-1G9
MT8KTF51264HDZ-1G6
DDR3L SDRAMMT41K512M8THD-15E
MT16KTF51264AZ-1G4
MT16KSF51264HZ-1G4
MT41K256M32SLD-125E
MT16KTF51264AZ-1G6
MT16KTF51264HZ-1G4
MT18KSF51272AZ-1G4
MT16KTF51264HZ-1G6
MT4KTF25664HZ-1G9
MT8KTF51264HDZ-1G6
DDR2 SDRAMMT47H128M16XX-25EMT9HTF12872PZ-80EMT8HTF12864AZ-800MT8HTF12864HZ-800
MT47H128M8XX-25/25EMT9HTF12872PZ-667MT8HTF25664AZ-800MT8HTF25664HZ-800
MT47H256M8XX-25EMT18HTF25672PZ-667MT9HTF12872AZ-80E
MT47H64M16XX-25/25E
MT47H512M8WTR-25E
MT47H64M16HR-25E
QDRII+ SRAMK7S3236T4C-FC45
K7S3218T4C-FC45
CY7C15632KV18-500BZC
CY7C1565KV18-500BZC
CY7C25632KV18-500BZC
CY7C2565KV18-500BZC
CY7C2263KV18-550BZXI
CY7C2265KV18-550BZC
CY7C2163KV18-550BZXI
CY7C2165KV18-550BZC
CY7C25632KV18-450BZC
CY7C2565KV18-450BZC
CY7C25442KV18-333BZI*
CY7C2264XV18-450BZXC*
CY7C2262XV18-450BZXC*
CY7C2564XV18-450BZXC*
CY7C2562XV18-450BZXC*
RLDRAM IIMT49H16M36XX-18/25E/25/33
MT49H32M18XX-18/25E/25/33
MT49H8M36XX-25/33
MT49H16M18XX-25/33
RLDRAM IIIMT44K16M36XX-125
MT44K16M36XX-125E
MT44K32M18XX-125
MT44K32M18XX-125E
MT44K32M36XX-125
MT44K32M36XX-125E
*バースト長 2 のコンポーネント

既知の問題

次の表には、コアの各バージョンに対して、それが最初に含まれた ISE デザイン ツールのバージョンが示されています。

コア
バージョン
ISE
バージョン
Vivado
バージョン
1.9/1.9a14.52013.1
1.8 / 1.8.a14.42012.4
1.7 / 1.7.a14.32012.3
1.614.22012.2
1.514.12012.1
1.413.4なし
1.313.3なし
1.213.2なし
1.113.1なし



MIG 7 Series DDR3/DDR2 SDRAM

次の表に、MIG 7 Series DDR3/DDR2 SDRAM の既知の問題を示します。 Vivado 特定の情報は、このアンサーの一番下の表を参照してください。

注記 : [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは行われていません。

アンサータイトル問題の発生したバージョン修正バージョン
(Xilinx Answer 51687)

MIG 7 Series DDR3/DDR2 のデザイン アドバイザリ - XADC ブロックを使用した温度モニター キャリブレーションを v1.7 のすべての DDR3/DDR2 デザインに追加 (ISE 14.3/Vivado 2012.3)

北米1.7
(Xilinx Answer 51296)デザイン アドバイザリ - ISE 14.2 および Vivado 2012.2 Design Suite リリースでの 7 シリーズ パッケージのフライト タイムの変更について 北米1.6
(Xilinx Answer 50086)MIG 7 Series v1.5 DDR3 - CK/CK# および DQS/DQS# のトレース一致要件のアップデート1.51.6
(Xilinx Answer 46782)MIG 7 Series v1.4 DDR2 SDRAM - KEEP HIERARCHY を YES に設定すると「Error:MapLib:1121」というエラー メッセージが表示される1.41.9
(Xilinx Answer 55011)MIG 7 Series DDR3 - PRBS リード レベリングのデバッグ信号が dbg_dqs VIO 制御に接続されていない1.8未修正
(Xilinx Answer 55531)MIG 7 Series v1.9 DDR3/DDR2 のデザイン アドバイザリ - PRBS キャリブレーション結果が適用されない (RTL のアップデートが必要)1.9未修正
(Xilinx Answer 55060)MIG 7 Series DDR3/DDR2、AXI インターフェイスはイネーブル - コントローラーで読み出しが終了する前に書き込みコマンドが処理される.1.8未修正
(Xilinx Answer 55056)MIG 7 Series DDR2/DDR3 - AXI インターフェイス イネーブル - 読み出しコマンドまたは書き込みコマンドを続けて受信すると、ユーザー インターフェイスのバースト間にバブル/ギャップができる1.8未修正
(Xilinx Answer 54845)MIG 7 Series v1.8 - コアの VHDL インスタンシエーション テンプレートが生成されない1.8未修正

MIG 7 Series - Virtex-7 HT デバイスの DDR3、LPDDR2、および DDR2 のサポート1.9なし
(Xilinx Answer 55013)MIG 7 Series DDR3 - 1.5V のオプションを使用して 1.35V/1.5V のパーツが選択されていると、スピード グレード -2 の FPGA デザインでデュアル ランク DIMM に対し 800MHz を選択できない1.82.0
(Xilinx Answer 55015)MIG 7 Series DDR3 - ChipScope ILA で dbg_dqs VIO の選択が mux_rd_rise/fall 信号に接続されていない1.8未修正
(Xilinx Answer 54918)MIG 7 Series DDR3 - OCLKDELAY キャリブレーションの ChipScope デバッグ信号接続が (Xilinx Answer 53420) からパッチをインストールすると期限切れになる1.7未修正
(Xilinx Answer 54710)MIG 7 Series - DDR3 - 読み出し-変更-書き込みの操作でコントローラーが停止する1.8未修正
(Xilinx Answer 54673)MIG 7 Series DDR3 - デバッグ信号がイネーブルになっていると ChipScope Write ILA のライト レベリング デバッグ信号の接続が不正になる1.8未修正
(Xilinx Answer 54384)MIG 7 Series DDR3 - sim_tb_top.v で DATA_PATTERN を変更した場合に正しいパターンが生成されない1.8未修正
(Xilinx Answer 55134)MIG 7 Series - すべてのインターフェイスで pll_locked はリセット構造に接続されているが mmcm_locked は接続されていない1.5未修正
(Xilinx Answer 53299)MIG 7 Series - [System Clock] を [No Buffer]、[Reference Clock] を [Use System Clock] に設定すると、MIG で合成中にエラーが発生する1.81.9
(Xilinx Answer 54262)MIG 7 Series DDR3 - デュアル ランク サンプル デザインで 2 番目のランク アドレス空間から読み出しをすると、データ比較エラーが間違って検出される1.81.9
(Xilinx Answer 53249)MIG 7 Series - コアを複数生成する際、NO BUFFER オプションを選択している場合はクロック入力を手動で接続する必要がある 1.71.9
(Xilinx Answer 53860)MIG 7 Series DDR3 のデザイン アドバイザリ - すべての CK クロックピンが同じバイト レーン/グループに含まれる必要がある (デュアル ランク用のピン配置の検証について)1.61.8
(Xilinx Answer 53420)MIG 7 Series DDR3 のデザイン アドバイザリ - v1.7 および v1.8 に必要なキャリブレーション パッチ1.71.9
(Xilinx Answer 53435) MIG 7 Series DDR3/DDR2 - u_ddr_mc_phy にある約 533MHz 周波数で実行している 2:1 デザインでタイミング違反が発生する可能性がある
1.8未修正
(Xilinx Answer 53433)MIG 7 Series DDR3/DDR2 - MAX_FANOUT 属性が処理されない1.8未修正
(Xilinx Answer 53704)MIG 7 Series DDR3 - ODT、CS、および CKE の複数のセットを含むシングル ランク デザインの生成が不正1.81.9
(Xilinx Answer 53910)MIG 7 Series DDR3 - MT41K512M8THD-15E デュアル ランク Micron デバイスの MIG 7 Series ツールの最大周波数が正しくない1.81.9
(Xilinx Answer 53434)MIG 7 Series DDR3 - OCLKDELAY キャリブレーションの潜在的なタイミング違反1.71.8
(Xilinx Answer 52573)MIG 7 Series DDR3 のデザイン アドバイザリ - OCLKDELAY キャリブレーションの問題により書き込み DQS が DQ のエッジにアライメントされ、キャリブレーション エラーが発生することがある 1.71.8
(Xilinx Answer 52541)MIG v1.7 DDR3/DDR2 - v1.6 から v1.7 のシミュレーション時間の増加1.71.8
(Xilinx Answer 52176)MIG 7 Series DDR3 - 48 ビット デザインを 2 つの HP バンクにフィットできない1.6未修正
(Xilinx Answer 52147)MIG 7 Series DDR3 - 400MHz 以下で実行するとキャリブレーション中に tRFC および tRAS のシミュレーション エラーが発生する 1.71.8
(Xilinx Answer 52131)MIG 7 Series DDR3/DDR2 - vio_data_mode_value で PHY_CALIB データ パターンを使用するようトラフィック ジェネレーターを設定すると機能しない1.71.8
(Xilinx Answer 52124)MIG 7 Series DDR3/DDR2 - DQS_BIAS パラメーターが原因で Synplify でエラーが発生する1.71.9
(Xilinx Answer 52123)MIG 7 Series DDR3/DDR2 - 2:1 コアを使用すると、PRBS 読み出しレベリングでキャリブレーション エラーが発生する1.71.8
(Xilinx Answer 52122)MIG 7 Series DDR3/DDR2 - 合成ツールに Synplify を使用すると DQS_AUTO_RECAL パラメーターのためにエラーが発生する1.71.9
(Xilinx Answer 52099)MIG 7 Series - I/O 低消費電力機能を使用する MIG デザインで Synplify を使用すると動作が不正になる 1.61.9
(Xilinx Answer 51351)MIG 7 Series DDR3/DDR2 - ECC_TEST=ON のとき「ERROR:HDL Compiler:532 - Index <71> is out of range [63:0] for signals <wr_data_mask data>」というエラー メッセージが表示される 1.51.9
(Xilinx Answer 52009)MIG 7 Series DDR3/DDR2 - DQS IOBUFDS プリミティブの N 側で DQS_BIAS が間違って OFF と表示される 1.61.7
(Xilinx Answer 51070)MIG 7 Series DDR3L - MIG のデータ レートが DS183/DS182 DC およびスイッチ特性で指定されるデータ レートと異なる 1.51.7
(Xilinx Answer 50698)MIG 7 Series DDR3/DDR2 - ロジックが正しく配置されないために、一部のコンフィギュレーションでタイミングが満たされない1.51.7
(Xilinx Answer 47389)MIG 7 シリーズ DDR3 - 一部のコンフィギュレーションでマルチコントローラー デザインでタイミング エラーが発生する1.51.7
(Xilinx Answer 47372)MIG 7 Series - XST で KEEP_HIERARCHY を Yes に設定するとマップ中にデザイン エラーが発生する1.41.7
(Xilinx Answer 50734)MIG 7 Series DDR3 - ロジック レベルを追加すると、コンフィギュレーションによってはタイミング エラーが発生することがある1.61.7
(Xilinx Answer 50704)MIG 7 Series DDR3 - 1.5V と 1.35V の両方がサポートされる DDR3 SDRAM パーツ1.61.7
(Xilinx Answer 50702)MIG 7 Series - ISim および Vivado シミュレータを使用するとシミュレーションで VHDL デザインがエラーになる1.61.7
(Xilinx Answer 50461)MIG 7 Series v1.6 のデザイン アドバイザリ - すべてのインターフェイスのキャリブレーションのアップデート1.51.6
(Xilinx Answer 50746)MIG 7 Series DDR3 - すべての Micron -107 スピード グレード デバイスで間違った CL が生成される1.51.6
(Xilinx Answer 47699)MIG 7 Series - [Verify Pin Changes and Update Design] を使用してデザインを再生成すると mig.prj の入力クロック周期の設定が維持されない 1.51.6
(Xilinx Answer 47929)MIG 7 Series DDR3/DDR2 - カスタム メモリ パーツを作成すると tREFI パラメーターが正しく生成されない 1.51.6
(Xilinx ザイリンクス アンサー 50739)MIG 7 Series - 予約済みの PUDC_B コンフィギュレーション ピンへのメモリ インターフェイス ピンの割り当て 1.01.6
(Xilinx Answer 47929)MIG 7 Series DDR3/DDR2 - カスタム メモリ パーツを作成すると tREFI パラメーターが正しく生成されない1.41.6
(Xilinx Answer 50701)MIG 7 Series DDR3 - シングル ランク パーツ MT9JSF25672PZ に誤って 2 本のチップ セレクト (CS) ピンが割り当てられる1.51.6
(Xilinx Answer 50700)MIG 7 Series DDR3 - DQSFOUND キャリブレーション ステージが無限ループになることがある1.51.6
(Xilinx Answer 50699)MIG 7 Series - 一部のマルチコントローラー コンフィギュレーションで VCC_AUX が正しく設定されないことがある1.51.6
(Xilinx Answer 50697)MIG 7 Series DDR3 - DQS FOUND のキャリブレーション ステージで、メモリ モデルによる tRFC 最大違反が報告される1.51.6
(Xilinx Answer 50696)MIG 7 Series - 200MHz の入力クロックを使用すると 533MHz でメモリ クロック周波数が実行されない1.41.6
(Xilinx Answer 43344)MIG 7 Series DDR3/DDR2 - ダイナミック キャリブレーションおよび定期的読み出し動作なしなし
(Xilinx Answer 47773)MIG 7 Series DDR3 RDIMM - デザインがハードウェアで動作しない1.51.6
(Xilinx Answer 47389)MIG 7 Series DDR3 - 一部のコンフィギュレーションでマルチコントローラー デザインでタイミング エラーが発生する可能性がある1.51.6
(Xilinx Answer 47108)MIG 7 Series DDR2/DDR3 - [I/O Power Reduction] を有効にしていると Synplify Pro にエラーが発生する1.51.6
(Xilinx Answer 47247)MIG 7 Series DDR2/DDR3 - [I/O Power Reduction] がオフのときマルチサイクル XDC 制約が間違って設定される1.51.6
(Xilinx Answer 47259)MIG 7 Series DDR2/DDR3 - ISIM を使用したシミュレーション中に VHDL デザインにエラーが発生する1.51.6
(Xilinx Answer 47350)MIG 7 Series DDR2/DDR3 - Synplicity で VHDL デザインがコンパイルされない1.51.6
(Xilinx Answer 47383)MIG 7 Series DDR2/DDR (2:1 Mode) - インターフェイスが 3 つのバンクにまたがると phy_control パスにタイミング違反が発生することがある1.4 1.6
(Xilinx Answer 45937)MIG 7 Series v1.4 DDR3 - デュアル ランク サポート1.41.6
(Xilinx Answer 47043)MIG 7 Series - ISE 14.1 でリリースされている v1.5 よりクロッキング構造に MMCM を追加 1.5なし
(Xilinx Answer 47250)MIG 7 Series v1.5 - [Cancel] をクリックしても CORE Generator で MIG コアが生成される1.51.6
(Xilinx Answer 46866)MIG 7 Series v1.4 DDR2/DDR3 - トラフィック ジェネレーターで間違ってデータ エラーがフラグされる1.41.5
(Xilinx Answer 46676)MIG 7 Series v1.4 RLDRAM II - RTL で DEBUG_PORT がオフになっていると合成できない1.41.5
(Xilinx Answer 46487)MIG 7 Series v1.4 DDR3 - 400MHz 未満の周波数で 2:1 モードがディスエーブルになっている1.41.5
(Xilinx Answer 45633)MIG 7 Series DDR3/DDR2 のデザイン アドバイザリ - CKE および ODT のピン配置ルールをアップデート : 既存 UCF を検証する必要がある1.11.4
(Xilinx Answer 45653)MIG 7 Series v1.4 DDR2/DDR3 のデザイン アドバイザリ - キャリブレーションのアップデート1.41.5
(Xilinx Answer 42832)MIG 7 Series v1.2 DDR3 - FULL キャリブレーション モードを使用すると tREFI 要件に違反する1.21.5
(Xilinx Answer 45666)MIG 7 Series v1.4 DDR3 - マルチコントローラー デザインで配線できないデザインが生成される1.41.5
(Xilinx Answer 45717)MIG 7 Series DDR3 - MIG でマルチコントローラー デザインを生成できない 1.41.5
(Xilinx Answer 45721)MIG 7 Series (すべてのデザイン) - システム/基準クロック ピンが Zynq デバイスの 2 つのバンクで選択できないなしなし
(Xilinx Answer 42833)MIG 7 Series v1.2 DDR3 - メモリの初期化およびキャリブレーション プロセス中に RDIMM デザインでパリティ エラーが発生する1.21.6
(Xilinx Answer 42831)MIG 7 Series DDR3/QDRII+/RLDRAM II - シングルエンド システム クロックを使用しているとコアを生成できない 1.21.6
(Xilinx Answer 44854)MIG 7 Series v1.3 DDR3 - コンフィギュレーションによってはシミュレーションでキャリブレーションができないものがある 1.31.4
(Xilinx Answer 44759)MIG 7 Series v1.3 - デバッグが有効になっているとハードウェアでトラフィックが生成されない 1.31.4
(Xilinx Answer 44529)MIG 7 Series v1.3 DDR3 - 残っているアドレス/制御信号とは別のバイト グループに CKE および ODT が割り当てられると MAP パラメーターが不正になる (ERROR:Route:471) 1.31.4
(Xilinx Answer 44652)MIG 7 Series v1.3 DDR3 - サポートされている最大周波数で PHYCTLEMPTY パスにタイミング エラーが発生する 1.31.4
(Xilinx Answer 44540)MIG 7 Series v1.3 DDR3 - ハードウェアでデバッグ機能をオンにした状態たどサンプル デザインのトラフィックが生成されない 1.31.4
(Xilinx Answer 44695)MIG 7 Series v1.3 - [Verify Pin Changes and Update Design] フローを使用すると sys_rst が正しく検証されない 1.31.4
(Xilinx Answer 44356)MIG 7 Series v1.3 DDR3/QDRII+/RLDRAM II - システム周期の計算で切り捨てが発生する 1.31.4
(Xilinx Answer 44352)MIG 7 Series v1.3 DDR3/QDRII+/RLDRAM II - [Verify Pin Changes and Update Design] フローを使用すると間違ったピン配置が生成される 1.31.4
(Xilinx Answer 44350)MIG 7 Series v1.3 - スピード グレード -2L がサポートされていない 1.31.4
(Xilinx Answer 44348)MIG 7 Series v1.3 DDR3/QDRII+/RLDRAM II - [Past Bank Selection] または [System Pins Selection] ページから先に進むことができない 1.31.4
(Xilinx Answer 44018)MIG 7 Series v1.3 DDR3/QDRII+/RLDRAM II - Synplify Pro は 13.3 でサポートされない 1.31.4
(Xilinx Answer 43481)MIG 7 Series v1.3 DDR3/QDRII+/RLDRAM II - 新しいバンク選択ルールで UCF 検証にエラーが発生 1.31.4
(Xilinx Answer 43100)MIG 7 Series v1.3 DDR3/QDRII+/RLDRAM II - すべてのインターフェイスで統一させるためステータス信号名を変更1.31.3
一般情報TRCE タイミングは、高周波数のコンフィギュレーションすべてに対して確実ではありません。この問題は ISE 13.4 でリリースされる MIG v1.4 で修正される予定です。 1.31.4
(Xilinx Answer 50735)MIG 7 Series DDR3/DDR2 - vio_instr_mode_value 0x1 および 0xE が正しく機能しない1.21.6
(Xilinx Answer 43250)MIG 7 Series v1.1 ~ v1.2 DDR3/DDR2 - 内部 VREF 制約がすべてのメモリ バンクに使用されない1.21.4
(Xilinx Answer 42678)13.2 BitGen - 「ERROR:Bitgen:342 - This design contains pins which are not constrained (LOC) to a specific location or have an undefined I/O Standard (IOSTANDARD)」というエラー メッセージが間違って表示される13.213.4
(Xilinx Answer 42811)MIG 7 Series v1.2 v1.3 - タイミング モデルが不正なため PHY ハード ブロックでセットアップ エラーが発生する 1.21.4
一般情報ddr3_reset_n ピンが別のバンクに割り当てられていると DDR3 SDRAM の UCF 制約が余分に生成されていた問題を修正1.21.3
(Xilinx Answer 42836)MIG 7 Series v1.2 - 互換 Artix-7 デバイスに対して不正な PHASER_IN および PHASER_OUT 制約が生成される1.21.3
(Xilinx Answer 43908)MIG 7 Series v1.2 DDR3 - SIM_BYPASS_INIT_CAL = ''SIM_INIT_CAL_FULL'' オプションが UG586 に記載されていない1.21.4
(Xilinx Answer 44019)MIG、7 Series v1.2 DDR3 - SIM_BYPASS_INIT_CAL = "OFF" はハードウェアでのみサポートされ、ビヘイビアー シミュレーションではサポートされない1.21.4
(Xilinx Answer 42808)MIG 7 Series v1.2 - タイミング モデルが不正なため PHY ハード ブロックでコンポーネント スイッチ制限エラーが発生する1.21.3
(Xilinx Answer 44527)MIG 7 Series v1.2 DDR3 - 1600Mbps のパフォーマンスを達成するためには 1.0V の最小 Vccint が要件1.21.3
(Xilinx Answer 42660)MIG 7 Series v1.2 は Virtex-7 XT、Artix-7 デバイスをサポートします。ISE Design Suite 13.2 リリースでは、これらのデバイスに対するアクセスが制限されており、ライセンス管理されています。必要なライセンスがないままこれらのデバイスの 1 つを MAP でターゲットにすると、セキュリティに関するメッセージが表示されます。 1.21.3
(Xilinx Answer 42559)MIG 7 Series v1.1 ~ v1.2 DDR3 SDRAM - 複数コントローラー デザインで reset_n ピンを異なるバンクに移動すると、ハード ブロック制約が不正に追加される1.11.3
(Xilinx Answer 42036)MIG v1.1 ~ v1.2 DDR3 - 内部/外部 Vref ガイドライン (不正な周波数制限)1.11.3
(Xilinx Answer 41981)MIG 7 Series v1.1 DDR3 SDRAM - Addr/Cntrl ピンは 1 つのバンクに制限すべき1.11.3
(Xilinx Answer 40876)MIG 7 Series v1.1 DDR3 SDRAM - データシートの仕様値を超えるメモリ周波数を MIG で設定できてしまう1.11.2
(Xilinx Answer 40426)MIG 7 Series v1.1 - キャリブレーション完了直後にシミュレーションで要求されていない読み出しが見られる1.11.2
(Xilinx Answer 40452)MIG 7 Series v1.1 - メモリ インターフェイスには HR (High Range) バンクおよび HP (High Performance) バンクの両方を含めることができない1.11.2
(Xilinx Answer 40453)MIG 7 Series v1.1 - メモリ バンク (データまたはアドレス/制御バンク) に clk_ref_i、sys_rst、およびステータス信号を配置可能か1.11.2
(Xilinx Answer 41244)MIG 7 Series 1.1 - 特定のデバイスが MIG v.1.1 でサポートされない1.11.2
(Xilinx Answer 42320)MIG v3.7 Virtex-6 および MIG 7 Series v1.1、DDR3 RDIMM - 誤った列アドレス幅が設定される1.11.2
一般情報TRCE タイミングは、すべてのコンフィギュレーションおよび高周波数 (DDR3 SDRAM インターフェイスの場合は 800MHz 以上のメモリ クロック) に対して確実ではありません。 1.11.2
一般情報EDK デザインではカスタム パーツの作成機能がサポートされません。 1.11.2


MIG 7 Series QDRII+ SRAM

次の表に、MIG 7 Series QDRII+ SRAM の既知の問題を示します。

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは行われていません。

アンサータイトル問題の発生したバージョン修正バージョン
(Xilinx Answer 56682)MIG 7 Series QDRII+ - K/K# が書き込みデータと同じバイト レーンにない場合 x18 マルチコンポーネント デザインのライト キャリブレーションにエラーが発生する可能性がある2.0未修正
(Xilinx Answer 55884)MIG 7 Series QDRII+ - キャリブレーション中に pi_edge_adv が滞り、データ エラーが発生することがある1.9未修正
(Xilinx Answer 55602)MIG 7 Series QDRII+ - Fixed Latency モードがオンになっているとデータ エラーが発生する1.7未修正
(Xilinx Answer 54845)MIG 7 Series v1.8 - コアの VHDL インスタンシエーション テンプレートが生成されない1.8未修正
(Xilinx Answer 54942)MIG 7 Series QDRII+ - 4 バイトのアドレス/制御が使用されると ADDR_CTL_MAP パラメーターの幅が間違っている1.8未修正
(Xilinx Answer 54338)MIG 7 Series QDRII+/RLDRAMII/3 - ILOGIC / OLOGIC の接続に関する PDRC-25 アドバイザリ メッセージ1.8未修正
(Xilinx Answer 53607)MIG 7 Series QDRII+ のデザイン アドバイザリ - 推論されたラッチにより書き込みキャリブレーション エラーが発生する (回避策が必要)1.71.9
(Xilinx Answer 53375)MIG 7 Series QDRII+ および RLDRAM II/3 - クロック定義がないために PHASER_IN から OSERDES までのタイミング パスが解析されない1.71.9
(Xilinx Answer 53053)MIG 7 Series QDRII+ のデザイン アドバイザリ - CPT_CLK_CQ_ONLY=FALSE の場合に読み出しキャリブレーションでエラーが発生する1.71.8
(Xilinx Answer 53136)MIG 7 Series QDRII+ - Synplify および CPT_CLK_CQ_ONLY=TRUE を使用するとラッチが間違って推論される1.71.8
(Xilinx Answer 55134)MIG 7 Series - すべてのインターフェイスで pll_locked はリセット構造に接続されているが mmcm_locked は接続されていない1.5未修正
(Xilinx Answer 55129)MIG 7 Series QDRII+ - バースト長 (BL) = 2、データ幅 = 18 という設定のデザインの Cypress メモリ モデルでシミュレーション エラーが発生する1.5未修正
(Xilinx Answer 50753)MIG 7 Series QDRII+ - バースト長が 2 (BL=2) のデザインで ISIM を使用するとキャリブレーション エラーが発生する1.5未修正
(Xilinx Answer 50699)MIG 7 Series - 一部のマルチコントローラー コンフィギュレーションで VCC_AUX が正しく設定されないことがある1.51.6
(Xilinx Answer 50697)MIG 7 Series - 200MHz の入力クロックを使用すると 533MHz でメモリ クロック周波数が実行されない1.41.5
(Xilinx Answer 47043)MIG 7 Series - ISE 14.1 でリリースされている v1.5 よりクロッキング構造に MMCM を追加1.5なし
(Xilinx Answer 47372)MIG 7 Series - XST で KEEP_HIERARCHY を Yes に設定するとマップ中にデザイン エラーが発生する 1.4 未修正
(Xilinx Answer 46617)MIG 7 Series - QDRII+ デザインで PHASER_OUT 制約が読み出しデータ パスに適用されない1.41.5
(Xilinx Answer 45764)MIG QDRII+/RLDRAMII - デバッグ ポートが無効になっていると create_ise.bat/.sh にエラーが発生する 1.41.5
(Xilinx Answer 45447)MIG 7 Series RLDRAM II および QDRII+ - K/K# クロックのスキューによりキャリブレーション エラーが発生する可能性がある 1.31.5
(Xilinx Answer 42831)MIG 7 Series DDR3/QDRII+/RLDRAM II - シングルエンド システム クロックを使用しているとコアを生成できない 1.21.6
(Xilinx Answer 45721)MIG 7 Series (すべてのデザイン) - システム/基準クロック ピンが Zynq デバイスの 2 つのバンクで選択できない なしなし
(Xilinx Answer 44695)MIG 7 Series v1.3 - [Verify Pin Changes and Update Design] フローを使用すると sys_rst が正しく検証されない 1.31.4
(Xilinx Answer 44356)MIG 7 Series v1.3 DDR3/QDRII+/RLDRAM II - システム周期の計算で切り捨てが発生する 1.31.4
(Xilinx Answer 44352)MIG 7 Series v1.3 DDR3/QDRII+/RLDRAM II - [Verify Pin Changes and Update Design] フローを使用すると間違ったピン配置が生成される 1.31.4
(Xilinx Answer 44350)MIG 7 Series v1.3 - スピード グレード -2L がサポートされていない 1.31.4
(Xilinx Answer 44348)MIG 7 Series v1.3 DDR3/QDRII+/RLDRAM II - [Past Bank Selection] または [System Pins Selection] ページから先に進むことができない 1.31.4
(Xilinx Answer 44018)MIG 7 Series v1.3 DDR3/QDRII+/RLDRAM II - Synplify Pro は 13.3 でサポートされない 1.31.4
(Xilinx Answer 43481)MIG 7 Series v1.3 DDR3/QDRII+/RLDRAM II - 新しいバンク選択ルールで UCF 検証にエラーが発生 1.31.4
(Xilinx Answer 43100)MIG 7 Series v1.3 DDR3/QDRII+/RLDRAM II - すべてのインターフェイスで統一させるためステータス信号名を変更1.31.3
(Xilinx Answer 42811)MIG 7 Series v1.2 - タイミング モデルが不正なため PHY ハード ブロックでセットアップ エラーが発生する1.21.4
(Xilinx Answer 42808)MIG 7 Series v1.2 - タイミング モデルが不正なため PHY ハード ブロックでコンポーネント スイッチ制限エラーが発生する1.21.3
(Xilinx Answer 42836)MIG 7 Series v1.2 - 互換 Artix-7 デバイスに対して不正な PHASER_IN および PHASER_OUT 制約が生成される1.21.3
(Xilinx Answer 42678)13.2 BitGen - 「ERROR:Bitgen:342 - This design contains pins which are not constrained (LOC) to a specific location or have an undefined I/O Standard (IOSTANDARD)」というエラー メッセージが間違って表示される13.213.4
(Xilinx Answer 42730)MIG 7 Series v1.1-v1.2 QDRII+ - VEO インスタンシエーション ファイルで CLK_STABLE パラメーターに %CLK_STABLE が渡される1.11.3
(Xilinx Answer 42729)MIG 7 Series v1.1-v1.2 QDRII+ - 作成した x36 メモリ パーツに対して不正なデータ幅が示される1.11.3
(Xilinx Answer 42726)MIG 7 シSeries リーズ v1.1-v1.2 QDRII+ - Cypress x36 コンポーネントの sim.do でモデル名が間違っている1.11.3
(Xilinx Answer 40578)MIG 7 Series v1.1 - Fixed Latency モードは QDRII+ デザインでサポートされていない1.11.2
(Xilinx Answer 40579)MIG 7 Series v1.1 - QDRII+ デザインをカスタマイズし直すとバンク選択のページで以前の設定が記憶されない1.11.2
(Xilinx Answer 40580)MIG 7 Series v1.1 - SBG324 および FBG484 パッケージには x36 QDRII+ パーツをフィットさせるのに十分なバンクがない1.11.2
(Xilinx Answer 40871)MIG 7 Series v1.1 - QDRII+ デザインの最小周波数は 200MHz1.11.2
一般情報すべてのコンフィギュレーション、また高周波数での TRCE タイミングは確実ではありません (QDRII+ SRAM インターフェイスの場合は 450MHz 以上のメモリ クロック)。 1.11.2
一般情報EDK デザインではカスタム パーツの作成機能がサポートされません。 1.11.2


MIG 7 Series RLDRAM II

次の表に、MIG 7 Series RLDRAM II の既知の問題を示します。

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは行われていません。

アンサータイトル問題の発生したバージョン修正バージョン
(Xilinx Answer 55138)MIG 7 Series RLDRAM II - MIG GUI でピン配置を検証するとデータ マスク ピン割り当てに対し間違ったエラー メッセージが表示される1.9未修正
(Xilinx Answer 55136)MIG 7 Series RLDRAM II - u_phy_write_init_sm/rst_clk_sync_r パスでタイミング違反が発生する1.9未修正
(Xilinx Answer 54845)MIG 7 Series v1.8 - コアの VHDL インスタンシエーション テンプレートが生成されない1.8未修正
(Xilinx Answer 54338)MIG 7 Series QDRII+/RLDRAMII/3 - ILOGIC / OLOGIC の接続に関する PDRC-25 アドバイザリ メッセージ1.8未修正
(Xilinx Answer 55134)MIG 7 Series - すべてのインターフェイスで pll_locked はリセット構造に接続されているが mmcm_locked は接続されていない1.5未修正
(Xilinx Answer 53919)MIG 7 Series v1.8 RLDRAM II のデザイン アドバイザリ - [Fixed Pin Out] モードまたは [Verify Pin Changes and Update Design] フローでピン配置違反が検出されない1.81.9
(Xilinx Answer 53439)MIG 7 Series RLDRAM II - 一部のコンフィギュレーションで読み出しレベリング ステージ 2 キャリブレーションでエラーが発生することがある1.81.9
(Xilinx Answer 53436)MIG 7 Series RLDRAM II - CMD_WR_EN から PRE_FIFO までのタイミング エラー1.81.9
(Xilinx Answer 53375)MIG 7 Series QDRII+ および RLDRAM II/3 - クロック定義がないために PHASER_IN から OSERDES までのタイミング パスが解析されない1.71.9
(Xilinx Answer 52230)MIG 7 Series RLDRAM II - サンプル デザインのトラフィック ジェネレーターが書き込みコマンドを送信後に停止する1.71.9
(Xilinx Answer 53437)MIG 7 Series RLDRAM II - vio_fixed_bl_value のビット幅が一致しないためシミュレーション エラーが発生する1.71.9
(Xilinx Answer 50752)MIG 7 Series RLDRAM II - 大型コンポーネントが高速で実行されていると、組み合わせパスにタイミング エラーが発生する1.41.7
(Xilinx Answer 50736)MIG 7 Series RLDRAM II - バースト長が 8 (BL=8) に設定されていると、トラフィック ジェネレーターでデータ不一致エラーが発生する1.51.6
(Xilinx Answer 50699)MIG 7 Series - 一部のマルチコントローラー コンフィギュレーションで VCC_AUX が正しく設定されないことがある1.51.6
(Xilinx Answer 50696)MIG 7 Series - 200MHz の入力クロックを使用すると 533MHz でメモリ クロック周波数が実行されない1.41.6
(Xilinx Answer 47043)MIG 7 Series - ISE 14.1 でリリースされている v1.5 よりクロッキング構造に MMCM を追加1.5なし
(Xilinx Answer 47372)MIG 7 Series - XST で KEEP_HIERARCHY を Yes に設定するとマップ中にデザイン エラーが発生する 1.4 未修正
(Xilinx Answer 47385)MIG 7 Series RLDRAMII - [Debug Signals] が有効になっているとタイミング違反が発生することがある 1.5 1.9
(Xilinx Answer 45447)MIG 7 Series RLDRAM II および QDRII+ - K/K# クロックのスキューによりキャリブレーション エラーが発生する可能性がある1.31.5
(Xilinx Answer 45764)MIG QDRII+/RLDRAMII - デバッグ ポートが無効になっていると create_ise.bat/.sh にエラーが発生する1.41.5
(Xilinx Answer 45721)MIG 7 Series (すべてのデザイン) - システム/基準クロック ピンが Zynq デバイスの 2 つのバンクで選択できないなしなし
(Xilinx Answer 42831)MIG 7 Series DDR3/QDRII+/RLDRAM II - シングルエンド システム クロックを使用しているとコアを生成できない1.21.6
(Xilinx Answer 44341)MIG 7 Series v1.3 RLDRAM II - MAP パラメーターおよび UCF 制約が間違って生成されインプリメンテーション エラーが発生する 1.31.4
(Xilinx Answer 44695)MIG 7 Series v1.3 - [Verify Pin Changes and Update Design] フローを使用すると sys_rst が正しく検証されない 1.31.4
(Xilinx Answer 44356)MIG 7 Series v1.3 DDR3/QDRII+/RLDRAM II - システム周期の計算で切り捨てが発生する 1.31.4
(Xilinx Answer 44352)MIG 7 Series v1.3 DDR3/QDRII+/RLDRAM II - [Verify Pin Changes and Update Design] フローを使用すると間違ったピン配置が生成される 1.31.4
(Xilinx Answer 44350)MIG 7 Series v1.3 - スピード グレード -2L がサポートされていない 1.31.4
(Xilinx Answer 44348)MIG 7 Series v1.3 DDR3/QDRII+/RLDRAM II - [Past Bank Selection] または [System Pins Selection] ページから先に進むことができない1.31.4
(Xilinx Answer 44018)MIG 7 Series v1.3 DDR3/QDRII+/RLDRAM II - Synplify Pro は 13.3 でサポートされない 1.31.4
(Xilinx Answer 43481)MIG 7 Series v1.3 DDR3/QDRII+/RLDRAM II - 新しいバンク選択ルールで UCF 検証にエラーが発生 1.31.4
(Xilinx Answer 43100)MIG 7 Series v1.3 DDR3/QDRII+/RLDRAM II - すべてのインターフェイスで統一させるためステータス信号名を変更 1.31.3
(Xilinx Answer 42811)MIG 7 Series v1.2 - タイミング モデルが不正なため PHY ハード ブロックでセットアップ エラーが発生する1.21.4
(Xilinx Answer 42808)MIG 7 Series v1.2 - タイミング モデルが不正なため PHY ハード ブロックでコンポーネント スイッチ制限エラーが発生する1.21.3
(Xilinx Answer 42836)MIG 7 Series v1.2 - 互換 Artix-7 デバイスに対して不正な PHASER_IN および PHASER_OUT 制約が生成される1.21.3
(Xilinx Answer 42678)13.2 BitGen - 「ERROR:Bitgen:342 - This design contains pins which are not constrained (LOC) to a specific location or have an undefined I/O Standard (IOSTANDARD)」というエラー メッセージが間違って表示される13.213.4
(Xilinx Answer 42725)MIG 7 Series v1.2 - システム クロックを配置できる CC ペアがない1.21.3


MIG 7 Series RLDRAM3

次の表に、MIG 7 Series RLDRAM 3 の既知の問題を示します。

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは行われていません。

アンサータイトル問題の発生したバージョン修正バージョン
(Xilinx Answer 55419)MIG 7 Series、RLDRAM3 - 余分なアドレス ビット1.8未修正
(Xilinx Answer 54845)MIG 7 Series v1.8 - コアの VHDL インスタンシエーション テンプレートが生成されない1.8未修正
(Xilinx Answer 54338)MIG 7 Series QDRII+/RLDRAMII/3 - ILOGIC / OLOGIC の接続に関する PDRC-25 アドバイザリ メッセージ1.8未修正
(Xilinx Answer 55134)MIG 7 Series - すべてのインターフェイスで pll_locked はリセット構造に接続されているが mmcm_locked は接続されていない1.5未修正
(Xilinx Answer 53441)MIG 7 Series RLDRAM 3 - データ比較エラーが正しくフラグされない1.71.8
(Xilinx Answer 52232)MIG 7 Series RLDRAM 3 - 4:1 モード (CMD_PER_CLK=4) でバースト長が 2 (BL=2) のコンフィギュレーションの場合、tWTR および tRC 違反が発生する1.71.9
(Xilinx Answer 52231)MIG 7 Series RLDRAM 3 - データ マスク (DM) ピンを対応するデータ バイトと同じバイト レーンに配置する必要あり1.7未修正

Vivado Design Suite の MIG 7 Series
アンサータイトル問題の発生したバージョン 修正バージョン
(Xilinx Answer 54584) MIG 7 Series - Vivado で Synplify ネットリストを使用するには XDC 制約を変更する必要がある 1.8.a1未修正
(Xilinx Answer 53431)MIG 7 Series DDR2 - ネイティブ Vivado IP フローで生成されたサンプル デザインを xsim を使用してシミュレーションすると、双方向信号に X が表示される 1.8.a11.9.a1
(Xilinx Answer 53376)MIG 7 Series - Vivado 2012.4 の [Open IP Example Design] 機能で発生する可能性のある問題とその回避策1.8.a11.9.a1
(Xilinx Answer 52421)MIG 7 Series - Vivado IP アップグレードのサポート1.7.a11.8.a1
(Xilinx Answer 52419)MIG 7 Series - [Verify Pin Changes and Update Design] および [Fixed Pin Out] フローで XDC ファイルのアップロードがサポートされない 1.7.a11.8.a1
(Xilinx Answer 52099)MIG 7 Series - I/O 低消費電力機能を使用する MIG デザインで Synplify を使用すると動作が不正になる 1.61.9.a1
(Xilinx Answer 52284)MIG 7 Series v1.7.a - インプリメンテーションまたはシミュレーション スクリプトの起動後に Windows でファイルの削除または名前変更ができなくなる1.7.a11.9.a1
(Xilinx Answer 52280)MIG 7 Series v1.7.a - Vivado で [Open IP Example Design] オプションを使用するとシミュレーションを実行できない1.7.a11.9.a1
(Xilinx Answer 52233)MIG 7 Series - デバッグ信号がイネーブルになると Vivado の GUI モードでエラーになる1.7.a11.9.a1
(Xilinx Answer 52213)MIG 7 Series - Vivado で XDC 制約に関するクリティカル警告が表示される1.7.a1未修正
(Xilinx Answer 52209)MIG 7 Series - Vivado で XPS から mig.exe を起動するとクラッシュする1.7.a11.8.a1
(Xilinx Answer 52181)MIG 7 Series - Vivado で ChipScope コアを使用するとクリティカル警告が表示される1.7.a11.8.a1
(Xilinx Answer 52002) MIG 7 Series - Vivado シミュレータ スクリプトが VHDL デザインで削除されている1.7.a11.8a1
(Xilinx Answer 50705)MIG 7 Series - Windows 環境で Vivado シミュレータを使用すると、すべてのインターフェイスでシミュレーション エラーが発生する1.61.7.a1
(Xilinx Answer 50702)MIG 7 Series - ISim および Vivado シミュレータを使用すると VHDL デザインのシミュレーションでエラーが発生する1.61.7.a1
(Xilinx Answer 47273) MIG 7 Series - Vivado Design Suite 2012.1 でのサンプル デザイン生成およびインプリメント方法1.5なし
(Xilinx Answer 47247)MIG 7 Series DDR2/DDR3 - [I/O Power Reduction] がオフのとき複数サイクル XDC 制約が間違って設定される 1.5 1.6
(Xilinx Answer 47423)MIG 7 Series RLDRAM II - PHASER_IN 制約がないため配置でエラーが発生する1.51.6
(Xilinx Answer 47108)MIG 7 Series DDR2/DDR3 - [I/O Power Reduction] を有効にしていると Synplify Pro にエラーが発生する1.51.6

改訂履歴

03/01/2017アンサーの内容がバグではなくなって削除されたので、DDR2/3 から アンサー#55039 を削除
02/08/201750086、51296、51456、および 51687 を追加
08/06/201446782 を追加
2013/07/11アンサー 56682 を追加
2013/07/02アンサー 55013 を追加
2013/06/03タイトルをアップデート
2013/04/1555531 を追加
2013/04/0314.5 / 2013.1 リリース用にアップデート
02/12/201353249 を追加
01/17/2013アンサー 53607 を追加
01/10/201353704 を追加
2013/01/08アンサー 53420 を追加
2012/12/18MIG 1.8 リリース用にアップデート
2012/10/2452541 を追加
10/16/2012MIG 1.7 リリース用にアップデート
07/31/2012アンサー 42946 および 42944 を追加
2012/07/25MIG 7 Series のリリース ノート情報を含めるためにアップデート
05/10/201243344 を追加
2012/05/08MIG 7 Series のリリース ノート情報をすべて含めるためにアップデート
03/16/201246866 を追加
03/13/201246676 を追加
03/01/201246617 を追加
02/27/201246487 を追加
2012/01/31MIG 7 Series のリリース ノート情報をすべて含めるためにアップデート アンサー 40050、41227、および 43099 を削除
2012/01/18初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
46227 MIG 7 シリーズ ソリューション センター - 主な問題 N/A N/A

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
47389 MIG 7 Series DDR3 - 一部のコンフィギュレーションでマルチコントローラー デザインにタイミング エラーが発生する可能性がある N/A N/A
53053 MIG 7 Series QDRII+ のデザイン アドバイザリ - CPT_CLK_CQ_ONLY=FALSE の場合に読み出しキャリブレーション エラーが発生する N/A N/A
53136 MIG 7 Series QDRII+ - Synplify および CPT_CLK_CQ_ONLY=TRUE を使用するとラッチが間違って推論される N/A N/A
53436 MIG 7 Series RLDRAM II - CMD_WR_EN から PRE_FIFO までのタイミング エラー N/A N/A
53437 MIG 7 Series RLDRAM II - vio_fixed_bl_value のビット幅が一致しないためシミュレーション エラーが発生する N/A N/A
53607 MIG 7 Series QDRII+ のデザイン アドバイザリ - 推論されたラッチにより書き込みキャリブレーション エラーが発生する (回避策が必要) N/A N/A
52124 MIG 7 Series DDR3/DDR2 - DQS パラメーターが原因で Synplify でエラーが発生する N/A N/A
53919 MIG 7 Series v1.8 RLDRAM II のデザイン アドバイザリ - [Fixed Pin Out] モードまたは [Verify Pin Changes and Update Design] フローでピン配置違反が検出されない N/A N/A
53249 MIG 7 Series - コアを複数生成する際、NO BUFFER オプションを選択している場合はクロック入力を手動で接続する必要がある N/A N/A
54262 MIG 7 Series DDR3 - デュアル ランク サンプル デザインで 2 つ目のランクのアドレス空間から読み出されるとデータ比較エラーが間違って検出される. N/A N/A
54338 MIG 7 Series QDRII+/RLDRAMII/3 - ILOGIC / OLOGIC の接続に関する PDRC-25 アドバイザリ メッセージ N/A N/A
55531 MIG 7 Series v1.9 DDR3/DDR2 のデザイン アドバイザリ - PRBS キャリブレーション結果が適用されない (RTL のアップデートが必要) N/A N/A
55602 MIG 7 Series QDRII+ - Fixed Latency モードがオンになっているとデータ エラーが発生する N/A N/A
55884 MIG 7 Series QDRII+ - キャリブレーション中に pi_edge_adv が滞り、データ エラーが発生することがある N/A N/A
46782 MIG 7 Series DDR2 SDRAM - KEEP HIERARCHY を YES に設定すると「Error:MapLib:1121」というエラー メッセージが表示される N/A N/A
67023 MIG 7 Series RLDRAM3 - 読み出しレイテンシ (RL) が 12 以上の場合に書き込みキャリブレーション エラーが発生することがある N/A N/A
50086 MIG 7 Series v1.5 DDR3 - CK/CK# および DQS/DQS# のトレース一致要件のアップデート N/A N/A
51296 デザイン アドバイザリ - ISE 14.2 および Vivado 2012.2 Design Suite リリースでの 7 シリーズ パッケージのフライト タイムの変更について N/A N/A
51456 Artix-7 FPGA のデザイン アドバイザリのマスター アンサー N/A N/A
51687 MIG 7 Series DDR3/DDR2 のデザイン アドバイザリ - XADC ブロックを使用した温度モニター キャリブレーションを v1.7 のすべての DDR3/DDR2 デザインに追加 (ISE 14.3/Vivado 2012.3) N/A N/A

関連アンサー レコード

AR# 45195
日付 04/19/2017
ステータス アクティブ
種類 リリース ノート
デバイス
  • Artix-7
  • Kintex-7
  • Virtex-7
IP
  • MIG 7 Series
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