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AR# 45241

LogiCORE SRIO v5.6 - トランシーバーが左下または左上に配置されていると、タイミングを満たすのが困難になる

説明

次に示す MODE_4X_SEL で、トランシーバーおよび BUFGMUX CE ピンに供給されるネットを駆動します。


rio_de_wrapper/phy_wrapper_inst/phy_4x_ser/U0/phy_4x_ser_gen.phy_ser/u_oplm_top/u_oplm_pcs_top/u_oplm_pcs_tx_top/u_oplm_pcs_tx_initctl/u_oplm_pcs_tx_initctl_fsm/MODE_4X_SEL (FF)

トランシーバーがダイの中央、BUFGMUX の近くに配置されていれば、MODE_4X_SEL フリップフロップをトランシーバーの近くに配置することにより、タイミングを容易に満たすことができますが、トランシーバーがダイの左下または左上に配置されていると、フリップフロップをトランシーバーとグローバル クロック ラインの間に配置する必要があるので、これらのネットの遅延が大きくなり、タイミングを満たすのが困難になります。トランシーバーがダイの左下または左上に配置されているデザインでタイミングを満たしやすくするにはどうすればよいですか。

ソリューション

この問題を解決するには、次のいずれかを実行します。

1. MODE_4x_SEL フリップフロップがトランシーバーの近くに配置されるようにするため、BUFGMUX の CE0 および CE1 に供給されるネットに TIG 制約を設定します。

2. BUFGMUX の CE0 および CE1 に供給される MODE_4X_SEL 信号を別のレジスタを解するように配線します。

改訂履歴
2011/12/1 - 初版
AR# 45241
日付 12/15/2012
ステータス アクティブ
種類 一般
IP
  • Serial RapidIO
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