説明

拡張子が .txt のソース ファイルが IP パッケージャーに含められると、このツールで作成される component.xml ファイルではこのソース ファイルがテキスト ファイルとして表示されます。 

しかし、生成された <core_name>.prj ファイルには、このテキスト ファイルが VHDL としてリストされます。 

このため、合成中に XST で Verilog ファンクションが VHDL として処理され、構文エラーが発生する可能性があります。

次にその例を示します。

Verilog の ISE サンプル プロジェクト「Wave Generator」には clogb2.txt というファイルがありますが、これはほかの <source>.v ファイルのうち 5 つのファイルで呼び出されます。 

このテキスト ファイルには短い Verilog ファンクションが 1 つ含まれています。このファンクションは「'include "clogb"」という構文でほかの Verilog ファイルによって呼び出されます。

しかし、このプロジェクトが IP としてパッケージされ使用される場合、プロジェクト全体が Verilog として設定されていても Verilog のコメント文字である // に対し、合成でエラーが出力されます。

ソリューション

IP パッケージャーがテキスト ファイルを正しくパッケージしているのですが、CORE Generator および Vivado/PlanAhead IP 生成ツールが、VHDL または Verilog でないファイルを間違って合成しようとしています。

この問題は Vivado 2012.3 および ISE 14.3 Design Suite で修正されています。  

特定言語で追加されていないファイルは自動的に割り当てられないか、または定義されている HDL 言語でコンパイルされません。