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AR# 45541

7 シリーズ Integrated Block for PCI Express - -2L スピード グレードをターゲットにしていると、ピン間スキューのタイミング制約がエラーになる

説明


問題のあったバージョン : v1.1
解決したバージョンと既知の問題については、(ザイリンクス アンサー 40469) を参照してください。

-2L スピード グレードをターゲットにしていると、ピン間スキューのタイミング制約のエラーがレポートされます。

Timing constraint: Pin to Pin Skew Constraint;

2 paths analyzed, 0 endpoints analyzed, 0 failing endpoints
2 timing errors detected.
--------------------------------------------------------------------------------
Slack: -0.019ns (maxskew - uncertainty - (arrival1 - arrival2))
Max skew: 0.510ns
Arrival 1: 4.810ns core_i/pcie_top_i/pcie_7x_i/core_i/pcie_top_i/pcie_7x_i/pcie_block_i/PIPECLK
Arrival 2: 4.316ns core_i/pcie_top_i/pcie_7x_i/core_i/pcie_top_i/pcie_7x_i/pcie_block_i/USERCLK
Clock Uncertainty: 0.035ns

--------------------------------------------------------------------------------
Slack: -0.019ns (maxskew - uncertainty - (arrival1 - arrival2))
Max skew: 0.510ns
Arrival 1: 4.810ns core_i/pcie_top_i/pcie_7x_i/core_i/pcie_top_i/pcie_7x_i/pcie_block_i/USERCLK2
Arrival 2: 4.316ns core_i/pcie_top_i/pcie_7x_i/core_i/pcie_top_i/pcie_7x_i/pcie_block_i/USERCLK
Clock Uncertainty: 0.035ns

注記 : 問題のあったバージョンとは、その問題が最初に見つかったバージョンです。 問題は、それ以前のバージョンでも発生していた可能性はありますが、以前のバージョンではそれを検証するテストは行われませんでした。

ソリューション


この問題は、ISE 13.4 で修正されます。

改訂履歴
2011/12/20 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40469 7 Series Integrated Block for PCI Express - Vivado 2012.4 および ISE 14.7 までのすべてのバージョンに対するリリース ノートおよび既知の問題 N/A N/A
AR# 45541
日付 05/20/2012
ステータス アクティブ
種類 既知の問題
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