AR# 45644

MIG 7 Series DDR2/DDR3 - メモリ コントローラーのレイテンシ

説明


MIG 7 Series DDR3/DDR2 コアの全体的な読み出しレイテンシは、メモリ コントローラーのコンフィギュレーション方法によって異なりますが、ターゲットのトラフィック/アクセス パターンが最も影響します。読み出しレイテンシは、ユーザー インターフェイスまたはネイティブ インターフェイスで読み出しコマンドが受信された時点から計測されます。通常、読み出しレイテンシは複数のパラメーターに基づきます。
- 読み出しコマンドが発行される前に既にパイプラインに存在するコマンドの数
- 新しいバンク/行を開くために ACTIVATE コマンドが必要かどうか
- 開いているバンク/行を閉じるために PRECHARGE コマンドが必要かどうか
- TRAS、TRCD などのメモリのタイミング パラメーターとバス クロック周波数
- コマンドの割り込みが可能か、周期的な AUTO REFRESH コマンドが発行されたときにバンク/行が強制的に閉じられるかどうか
- CAS レイテンシ

注記 : このアンサーは、ザイリンクス MIG ソリューション センター (ザイリンクス アンサー 34243) の一部です。ザイリンクス MIG ソリューション センターには、MIG に関する質問を解決するのに役立つ情報が掲載されています。MIG を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。

ソリューション

ターゲット トラフィック パターンでのレイテンシを算出するには、シミュレーションを実行する必要があります。開いているバンクと閉じているバンクで、レイテンシは多少異なります。

通常の読み出しレイテンシは、リフレッシュ、zqcalib、および周期的な読み出しをディスエーブルにして計測します。ワースト ケースの読み出しレイテンシには、これらを含める必要があります。

追加情報
読み出しから書き込みコマンドへの切り替えに必要なデバイス クロック サイクルの増分は、使用されているすべてのバンク マシンによって変わる可能性があります。バンク マシンの数を増やすと、効率と切り替え時間が改善することがあります。デザインでのバンク マシンの使用方法およびバンク マシンの数を変更する方法は、(ザイリンクス アンサー 36505) を参照してください。
高周波数デザインの場合、メモリ対 FPGA ロジック インターフェイスのクロック比に 4:1 が使用されます。つまり、各デバイス クロック サイクルの DRAM クロック サイクル数は 4 になります。低い周波数で 2:1 の比率を使用すると、各デバイス クロック サイクルに対する DRAM クロック サイクル数を減らすことで切り替えレイテンシを低減できることがあります。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
51705 MIG 7 Series ソリューション センター - デザイン アシスタント - パフォーマンス N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
36505 MIG 7 Series および Virtex-6 DDR2/DDR3 ソリューション センター デザイン アシスタント - バンク マシン N/A N/A
AR# 45644
日付 02/08/2013
ステータス アクティブ
種類 ソリューション センター
デバイス
IP