ターゲット トラフィック パターンでのレイテンシを算出するには、シミュレーションを実行する必要があります。開いているバンクと閉じているバンクで、レイテンシは多少異なります。

通常の読み出しレイテンシは、リフレッシュ、zqcalib、および周期的な読み出しをディスエーブルにして計測します。ワースト ケースの読み出しレイテンシには、これらを含める必要があります。

追加情報
読み出しから書き込みコマンドへの切り替えに必要なデバイス クロック サイクルの増分は、使用されているすべてのバンク マシンによって変わる可能性があります。バンク マシンの数を増やすと、効率と切り替え時間が改善することがあります。デザインでのバンク マシンの使用方法およびバンク マシンの数を変更する方法は、(ザイリンクス アンサー 36505) を参照してください。

高周波数デザインの場合、メモリ対 FPGA ロジック インターフェイスのクロック比に 4:1 が使用されます。つまり、各デバイス クロック サイクルの DRAM クロック サイクル数は 4 になります。低い周波数で 2:1 の比率を使用すると、各デバイス クロック サイクルに対する DRAM クロック サイクル数を減らすことで切り替えレイテンシを低減できることがあります。