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AR# 45679

Kintex-7 FPGA Base TRD (ターゲット リファレンス デザイン) - リリース ノートおよび既知の問題のマスター アンサー

説明

このアンサーでは Kintex-7 FPGA Base Targeted Reference Design (TRD) のリリース ノートおよび既知の問題を示します。 

Base TRD を使用している際に問題に直面するのを避けるため、または直面したときに解決に役立つ内容を記載しています。

ソリューション

Kintex-7 FPGA Base TRD は Kintex-7 FPGA KC705 評価キットで開発されています。

TRD の主なコンポーネントは次のとおりです。

  • PCI Express 用インテグレイテッド エンドポイント ブロック
  • Northwest Logic Packet DMA
  • MIG で構築した Multiport Virtual FIFO、AXI Interconnect および FIFO Generator IP コア

ハードウェア テスト セットアップ要件

(ザイリンクス アンサー 55926) - Kintex-7 FPGA KC705 評価キット - Kintex-7 FPGA Base ターゲット リファレンス デザイン (TRD) に推奨されるマシン

Base TRD を実行およびテストするのに必要なもの

  • XC7K325T-2FFG900C FPGA 搭載 KC705 評価キット
  • USB メモリ スティックに含まれているデザイン ファイル
    • デザイン ソース ファイル
    • デバイス ドライバー ファイル
    • ボード デザイン ファイル
    • 資料
  • ISE Design Suite の Logic Edition v13.4 またはそれ以降のバージョン
  • Micro USB ケーブル
  • PCIe アダプター ケーブル、4 ピンから 6 ピン
  • インテル対応 PC の Fedora 16 Live DVD または Fedora 16 があらかじめインストールされている Linux OS
  • PCIe v2.0 スロットのある PC

シミュレーション要件

Base TRD のシミュレーションに必要なツールは、次のとおりです。

  • ISE Design Suite、Logic Edition v13.4 またはそれ以降
  • ModelSim シミュレーション ソフトウェア v6.6d またはそれ以降

 

K7 Base
TRD

 

シリコン ISE Vivado PCIe
NWL Packet DMA

 

Memory
Controller (MIG)

 

AXI
Interconnect

FIFO
Generator

v1.0 GES 13.4 v1.3 v1.07 v1.4 v1.05.a v8.4
v1.1 GES 14.1 v1.4 v1.08 v1.5 v1.06.a v9.1
v1.2 GES 14.2 2012.2 v1.6 v1.08 v1.6 v1.06.a v9.2
v1.3 GES 14.3 2012.3 v1.7 v1.08 v1.7 v1.06.a v9.3
v1.4 GES 14.4 2012.4 v1.8 v1.08 v1.8 v1.06.a v9.3
v1.5 C 2013.1 v2.0 v1.08 v1.8.a v1.06.a v9.3
v1.6 C 2014.2 v3.0 v1.08 v2.1 v1.7 v12.0
v1.7 C 2014.3 v3.0 v1.08 v2.2 v1.7 v12.0


Kintex-7 Base TRD v1.0 (ISE 13.4、GES シリコン)

  • シリコン
    • Kintex-7 FPGA KC705 評価キットには GES シリコンが含まれています。詳細は GES エラッタを参照してください。
  • IP コア
  • ターゲット リファレンス デザイン
  • ツール
    • TRD ソース ファイルは Verilog のみです。
    • TRD は Synplicity では合成されていません。
    • TRD は ModelSim 6.6d でシミュレーションされていました。
    • ISIM サポートはありません。
    • サポートされている OS は 32 ビットの Fedora 16 Linux です。Windows ドライバーのサポートはありません。
    • PlanAhead フローでデザインをインプリメントしている場合、クロック周期 (REFCLK_PERIOD、MEMREFCLK_PERIOD、PHASEREFCLK_PERIOD) に関して 50 の重要な警告メッセージが表示されます。これらの警告メッセージは無視してください。
      この問題は次のバージョンの ISE デザイン ツールで修正される予定です。
    • デザイン ファイルが変更されると、タイミングが満たされない可能性があります。タイミングを満たすため異なるコスト テーブルを使用してマップを実行する必要がある場合があります。
      インプリメンテーション スクリプトを使用すると、ユーザーがコスト テーブルの値を設定することができます。出力ディレクトリが重複しないようにするには、implement.sh のタグ オプションを使用します。
      可能な限りタイミングを満たすことができるようにデフォルトのコスト テーブルは作成されているのですが、コンディションの変動により、デフォルトのコスト テーブルでタイミングを満たすことができるかどうかは確約されていません。                

Kintex-7 Base TRD v1.1 (ISE 14.1、GES シリコン)

  • シリコン
    • Kintex-7 FPGA KC705 評価キットには GES シリコンが含まれています。詳細は GES エラッタを参照してください。
  • IP コア
  • ターゲット リファレンス デザイン
  • ツール
    • TRD ソース ファイルは Verilog のみです。
    • TRD は Synplicity では合成されていません。
    • TRD は ModelSim 6.6d でシミュレーションされていました。
    • ISIM サポートはありません。
    • サポートされている OS は 32 ビットの Fedora 16 Linux です。Windows ドライバーのサポートはありません。
    • デザイン ファイルが変更されると、タイミングが満たされない可能性があります。タイミングを満たすため異なるコスト テーブルを使用してマップを実行する必要がある場合があります。
      インプリメンテーション スクリプトを使用すると、ユーザーがコスト テーブルの値を設定することができます。出力ディレクトリが重複しないようにするには、implement.sh のタグ オプションを使用します。
      可能な限りタイミングを満たすことができるようにデフォルトのコスト テーブルは作成されているのですが、コンディションの変動により、デフォルトのコスト テーブルでタイミングを満たすことができるかどうかは確約されていません。                
Kintex-7 Base TRD v1.2 (ISE 14.2 および Vivado 2012.2、GES シリコン)
  • シリコン
    • Kintex-7 FPGA KC705 評価キットには GES シリコンが含まれています。詳細は GES エラッタを参照してください。
  • IP コア
    • メモリ コントローラー (MIG) : TRD はカスタムの MIG ファイルを使用します。(ザイリンクス アンサー 45680)
    • ザイリンクス IP カタログから配布される IP (Vivado フロー) : XCI または XC ファイルのみが含まれています。
    • CORE Generator または IP カタログから MIG コアを生成するとき、ピン配置を検証すると、スルー レート値に関して警告が表示されることがあります。これらの警告は無視しても問題はありません。
    • 7 Series Integrated Block for PCI Express v1.6 - Z77 (Ivy Bridge) プラットフォームでコアがリンク アップしません。 (ザイリンクス アンサー 51135)
  • ターゲット リファレンス デザイン
  • ツール
    • TRD ソース ファイルは Verilog のみです。
    • TRD は Synplicity では合成されていません。
    • TRD は ModelSim 6.6d でシミュレーションされていました。
    • ISIM サポートはありません。
    • サポートされている OS は 32 ビットの Fedora 16.2 Linux です。Windows ドライバーのサポートはありません。
    • デザイン ファイルが変更されると、タイミングが満たされない可能性があります。タイミングを満たすため異なるコスト テーブルを使用してマップを実行する必要がある場合があります。
      インプリメンテーション スクリプトを使用すると、ユーザーがコスト テーブルの値を設定することができます。出力ディレクトリが重複しないようにするには、implement.sh のタグ オプションを使用します。可能な限りタイミングを満たすことができるようにデフォルトのコスト テーブルは作成されているのですが、コンディションの変動により、デフォルトのコスト テーブルでタイミングを満たすことができるかどうかは確約されていません。                
    • GES とプロダクション デバイス間のビットストリームの互換性 (デザイン ツール バージョン 14.2/2012.2) (ザイリンクス アンサー 50906)
    • 14.2/2012.2 スピード ファイル - 7 シリーズ GES/IES -2 デバイス用のパッチ (ザイリンクス アンサー 50886)
Kintex-7 Base TRD v1.3 (ISE 14.3 および Vivado 2012.3、GES シリコン)
  • シリコン
    • Kintex-7 FPGA KC705 評価キットには GES シリコンが含まれています。詳細は GES エラッタを参照してください。
  • IP コア
    • メモリ コントローラー (MIG) : TRD はカスタムの MIG ファイルを使用します。 (ザイリンクス アンサー 45680)
    • ザイリンクス IP カタログから配布される IP (Vivado フロー) : XCI または XC ファイルのみが含まれています。
    • CORE Generator または IP カタログから MIG コアを生成するとき、ピン配置を検証すると、スルー レート値に関して警告が表示されることがあります。これらの警告は無視しても問題はありません。
    • 7 Series Integrated Block for PCI Express v1.6 - Z77 (Ivy Bridge) プラットフォームでコアがリンク アップしません。 (ザイリンクス アンサー 51135)

  • ターゲット リファレンス デザイン
  • ツール
    • TRD ソース ファイルは Verilog のみです。
    • TRD は Synplicity では合成されていません。
    • TRD は ModelSim 6.6d でシミュレーションされていました。
    • ISIM サポートはありません。
    • サポートされている OS は 32 ビットの Fedora 16.2 Linux です。Windows ドライバーのサポートはありません。
    • デザイン ファイルが変更されると、タイミングが満たされない可能性があります。タイミングを満たすため異なるコスト テーブルを使用してマップを実行する必要がある場合があります。
      インプリメンテーション スクリプトを使用すると、ユーザーがコスト テーブルの値を設定することができます。出力ディレクトリが重複しないようにするには、implement.sh のタグ オプションを使用します。
      可能な限りタイミングを満たすことができるようにデフォルトのコスト テーブルは作成されているのですが、コンディションの変動により、デフォルトのコスト テーブルでタイミングを満たすことができるかどうかは確約されていません。                
    • GES とプロダクション デバイス間のビットストリームの互換性 (デザイン ツール バージョン 14.2/2012.2) (ザイリンクス アンサー 50906)
    • 14.3/2012.3 スピード ファイル - 7 シリーズ GES/IES -2 デバイス用のパッチ (ザイリンクス アンサー 52368)
Kintex-7 Base TRD v11.4 (ISE 14.4 および Vivado 2012.4、GES シリコン)
  • シリコン
    • Kintex-7 FPGA KC705 評価キットには GES シリコンが含まれています。詳細は GES エラッタを参照してください。
  • IP コア
    • メモリ コントローラー (MIG) : TRD はカスタムの MIG ファイルを使用します。 (ザイリンクス アンサー 45680)
    • ザイリンクス IP カタログから配布される IP (Vivado フロー) : XCI または XC ファイルのみが含まれています。
    • CORE Generator または IP カタログから MIG コアを生成するとき、ピン配置を検証すると、スルー レート値に関して警告が表示されることがあります。これらの警告は無視しても問題はありません。
    • 7 Series Integrated Block for PCI Express v1.6 - Z77 (Ivy Bridge) プラットフォームでコアがリンク アップしません。 (ザイリンクス アンサー 51135)

  • ターゲット リファレンス デザイン
  • ツール
    • TRD ソース ファイルは Verilog のみです。
    • TRD は Synplicity では合成されていません。
    • TRD は ModelSim 6.6d でシミュレーションされていました。
    • ISIM サポートはありません。
    • サポートされている OS は 32 ビットの Fedora 16.2 Linux です。Windows ドライバーのサポートはありません。
    • デザイン ファイルが変更されると、タイミングが満たされない可能性があります。タイミングを満たすため異なるコスト テーブルを使用してマップを実行する必要がある場合があります。
      インプリメンテーション スクリプトを使用すると、ユーザーがコスト テーブルの値を設定することができます。出力ディレクトリが重複しないようにするには、implement.sh のタグ オプションを使用します。
      可能な限りタイミングを満たすことができるようにデフォルトのコスト テーブルは作成されているのですが、コンディションの変動により、デフォルトのコスト テーブルでタイミングを満たすことができるかどうかは確約されていません。                
    • GES とプロダクション デバイス間のビットストリームの互換性 (デザイン ツール バージョン 14.2/2012.2) (ザイリンクス アンサー 50906)
    • 14.4/2012.4 スピード ファイル - 7 シリーズ GES/IES -2 デバイス用のパッチ (ザイリンクス アンサー 53392)

 

Kintex-7 Base TRD v1.5 (Vivado 2013.1)
  • シリコン
    • Kintex-7 FPGA KC705 評価キットにはプロダクション シリコンが含まれています。
  • IP コア
    • メモリ コントローラー (MIG) : TRD はカスタムの MIG ファイルを使用します。 (ザイリンクス アンサー 45680)
    • ザイリンクス IP カタログから配布される IP (Vivado フロー) : XCI または XC ファイルのみが含まれています。
    • CORE Generator または IP カタログから MIG コアを生成するとき、ピン配置を検証すると、スルー レート値に関して警告が表示されることがあります。これらの警告は無視しても問題はありません。
    • 7 Series Integrated Block for PCI Express v1.6 - Z77 (Ivy Bridge) プラットフォームでコアがリンク アップしません。 (ザイリンクス アンサー 51135)

  • ターゲット リファレンス デザイン
  • ツール
    • TRD ソース ファイルは Verilog のみです。
    • TRD は Synplicity では合成されていません。
    • TRD は ModelSim 6.6d でシミュレーションされていました。
    • ISIM サポートはありません。
    • サポートされている OS は 32 ビットの Fedora 16.2 Linux です。Windows ドライバーのサポートはありません。
    • デザイン ファイルが変更されると、タイミングが満たされない可能性があります。タイミングを満たすため異なるコスト テーブルを使用してマップを実行する必要がある場合があります。
      インプリメンテーション スクリプトを使用すると、ユーザーがコスト テーブルの値を設定することができます。出力ディレクトリが重複しないようにするには、implement.sh のタグ オプションを使用します。
      可能な限りタイミングを満たすことができるようにデフォルトのコスト テーブルは作成されているのですが、コンディションの変動により、デフォルトのコスト テーブルでタイミングを満たすことができるかどうかは確約されていません。                
    • GES とプロダクション デバイス間のビットストリームの互換性 (デザイン ツール バージョン 14.2/2012.2) (ザイリンクス アンサー 50906)
    • 2013.1 スピード ファイル - 7 シリーズ GES/IES -2 デバイス用のパッチ (ザイリンクス アンサー 55661)

Kintex-7 Base TRD v1.6 (Vivado 2014.2)
  • シリコン
    • Kintex-7 FPGA KC705 評価キットにはプロダクション シリコンが含まれています。
  • IP コア
    • メモリ コントローラー (MIG) : TRD はカスタムの MIG ファイルを使用します。 (ザイリンクス アンサー 45680)
    • ザイリンクス IP カタログから配布される IP (Vivado フロー) : XCI または XC ファイルのみが含まれています。
    • CORE Generator または IP カタログから MIG コアを生成するとき、ピン配置を検証すると、スルー レート値に関して警告が表示されることがあります。これらの警告は無視しても問題はありません。
    • 7 Series Integrated Block for PCI Express v1.6 - Z77 (Ivy Bridge) プラットフォームでコアがリンク アップしません。 (ザイリンクス アンサー 51135)

  • ターゲット リファレンス デザイン
  • ツール
    • TRD ソース ファイルは Verilog のみです。
    • TRD は Synplicity では合成されていません。
    • TRD は ModelSim 6.6d でシミュレーションされていました。
    • ISIM サポートはありません。
    • サポートされている OS は 32 ビットの Fedora 16.2 Linux です。Windows ドライバーのサポートはありません。
    • デザイン ファイルが変更されると、タイミングが満たされない可能性があります。タイミングを満たすため異なるコスト テーブルを使用してマップを実行する必要がある場合があります。
      インプリメンテーション スクリプトを使用すると、ユーザーがコスト テーブルの値を設定することができます。出力ディレクトリが重複しないようにするには、implement.sh のタグ オプションを使用します。
      可能な限りタイミングを満たすことができるようにデフォルトのコスト テーブルは作成されているのですが、コンディションの変動により、デフォルトのコスト テーブルでタイミングを満たすことができるかどうかは確約されていません。                
    • GES とプロダクション デバイス間のビットストリームの互換性 (デザイン ツール バージョン 14.2/2012.2) (ザイリンクス アンサー 50906)
    • 2013.1 スピード ファイル - 7 シリーズ GES/IES -2 デバイス用のパッチ(ザイリンクス アンサー 55661)

Kintex-7 Base TRD v1.7 (Vivado 2014.3)
  • シリコン
    • Kintex-7 FPGA KC705 評価キットにはプロダクション シリコンが含まれています。
  • IP コア
    • メモリ コントローラー (MIG) : TRD はカスタムの MIG ファイルを使用します。 (ザイリンクス アンサー 45680)
    • ザイリンクス IP カタログから配布される IP (Vivado フロー) : XCI または XC ファイルのみが含まれています。
    • CORE Generator または IP カタログから MIG コアを生成するとき、ピン配置を検証すると、スルー レート値に関して警告が表示されることがあります。これらの警告は無視しても問題はありません。
    • 7 Series Integrated Block for PCI Express v1.6 - Z77 (Ivy Bridge) プラットフォームでコアがリンク アップしません。 (ザイリンクス アンサー 51135)

  • ターゲット リファレンス デザイン
  • ツール
    • TRD ソース ファイルは Verilog のみです。
    • TRD は Synplicity では合成されていません。
    • TRD は ModelSim 6.6d でシミュレーションされていました。
    • ISIM サポートはありません。
    • サポートされている OS は 32 ビットの Fedora 16.2 Linux です。Windows ドライバーのサポートはありません。
    • デザイン ファイルが変更されると、タイミングが満たされない可能性があります。
      タイミングを満たすため異なるコスト テーブルを使用してマップを実行する必要がある場合があります。
      インプリメンテーション スクリプトを使用すると、ユーザーがコスト テーブルの値を設定することができます。
      出力ディレクトリが重複しないようにするには、implement.sh のタグ オプションを使用します。
      可能な限りタイミングを満たすことができるようにデフォルトのコスト テーブルは作成されているのですが、コンディションの変動により、デフォルトのコスト テーブルでタイミングを満たすことができるかどうかは確約されていません。                
    • GES とプロダクション デバイス間のビットストリームの互換性 (デザイン ツール バージョン 14.2/2012.2) (ザイリンクス アンサー 50906)
    • 2013.1 スピード ファイル - 7 シリーズ GES/IES -2 デバイス用のパッチ (ザイリンクス アンサー 55661)

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
45934 Kintex-7 FPGA KC705 評価キット - 既知の問題およびリリース ノートのマスター アンサー N/A N/A

サブアンサー レコード

関連アンサー レコード

AR# 45679
日付 03/26/2015
ステータス アクティブ
種類 既知の問題
Boards & Kits
  • Kintex-7 FPGA KC705 Evaluation Kit
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