AR# 45685

説明

ソリューション

3. サポート デバイス

このリリースのコアでは次のデバイスがサポートされています。

Virtex-7
Virtex-7 -2L
Virtex-7 -2G
Virtex-7 XT
Kintex-7
Kintex-7 -2L

4. 修正された問題

   a. 内部データパス幅の変更
   説明 : 内部データパス幅はラインレートが > 6.6Gbps の場合 32/40 になります。
内部データパス幅は 8B/10B エンコーディングの場合 20/40 です。

   修正バージョン : 
   CR 636001、630091
   b. 基準クロックの範囲の変更
   説明 : GTX の基準クロックの範囲は、スピード グレード -3 の場合 62.5 MHz から 700 MHz です。
ほかのスピード グレードはすべて 62.5 MHz から 670 MHz です。
GTH の基準クロックの範囲は、すべてのスピード グレードで 62.5 MHz から 820 MHz です。

   修正バージョン : 
   CR 636216

5. 既知の問題

このコアの v1.6 での既知の問題は次のとおりです。


 説明 : このバージョンのコアはハードウェアで検証されていません。 

  b. タイミング シミュレーション

 説明 : GTH トランシーバーおよび PCIE プロトコルにはタイミング シミュレーション スクリプトは生成されません。

  c. PCIE Gen1/Gen2 のサポート - GTX

   説明 : PCIE 用に生成されたラッパーには GTHE2 および Gen3 に特化したロジックのインスタンスが含まれています。どちらの機能も現在開発中であるため GTH または Gen3 を有効にしないでください。

  d. GTH トランシーバーのサポート

   説明 :
   - xc7vx1140t-flg1928 デバイスに選択できる GT の数は 40 に制限されています。
   - Virtex-7 XT デバイスにはビットストリームを生成できません。
   - サポートされているシミュレーター - MTI、IUS および VCS

このバージョンの既知の問題、回避策、修正点についての最新情報は、『IP リリース ノート ガイド』を参照してください。

6. テクニカル サポート

テクニカル サポート japan.xilinx.com/supportからウェブケースを開いて、サポートを受けてください。お問い合わせには、製品担当のチームが対応いたします。


ザイリンクスでは、このコアの資料に記載されているガイドラインに従って使用されている場合にサポートを提供していますが、ガイドラインに従っていない場合のデザインでのタイミング、機能、およびサポートは保証しかねます。

7. その他の情報

このバージョンのウィザードでは General ES シリコンのみをサポートしています。
初期 ES デバイスをプログラムするためにこのバージョンのコアを使用することはサポートされていません。
初期 ES デバイスをプログラムする場合は、v1.5 Rev 1を使用して してください。

8. コアのリリース履歴

Date        By            Version      Description
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01/18/2012  Xilinx. Inc.  1.6            ISE 13.4 サポート
2011/01/18  Xilinx. Inc.  1.5(Rev 1) ISE 13.4 サポート
2011/10/19  Xilinx. Inc.  1.5            ISE 13.3 サポート
2011/06/22  Xilinx, Inc.  1.4            ISE 13.2 サポート
2011/03/01  Xilinx, Inc.  1.3            ISE 13.1 サポート
2010/11/23  Xilinx, Inc.  1.2            ベータ 2 リリース
2010/10/29  Xilinx, Inc.  1.1            初期リリース
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