AR# 45700

FIFO Generator v8.4 - ISE 13.4 の既知の問題およびリリースノート

説明

このアンサーでは、ISE 13.4 でリリースされたFIFO Generator v8.4 コアのリリースノートと既知の問題を示します。次の内容が記載されています。

- 一般情報
- 新機能
- 修正点
- 既知の問題
- テクニカルサポート

インストール手順、CORE Generator の一般的な既知の問題、デザインツール要件は、次の『IP Release Note Guide』を参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

ソリューション

一般情報

このコアの IP インストール手順の最新版は、次のウェブサイトを参照してください。
http://japan.xilinx.com/products/ipcenter/FIFO_Generator.htm

システム要件は、次のサイトを参照してください。
http://japan.xilinx.com/ipcenter/coregen/ip_update_system_requirements.htm

このアンサーでは、ザイリンクス LogiCORE IP FIFO Generator v8.4 のリリースノートと既知の問題を示します。最新のコアのアップデートは、製品ページを参照してください。
http://japan.xilinx.com/products/ipcenter/FIFO_Generator.htm

新機能

- ISE 13.4 ソフトウェアのサポート
- Packet FIFO 機能の追加
-Virtex-7、Virtex-7 -2L、Virtex-7 -2G、Virtex-7 XT、Kintex-7、Kintex-7 -2L、Artix-7、Zynq-7000* のサポートの追加

バグの修正

なし

既知の問題

- (ザイリンクスアンサー 45744) ISE 13.4 CORE Generator FIFO Generator v8.4 - CORE Generator でコアの資料が開けない

- FIFO Generator GUI で、XCO ファイル (独立クロック、分配メモリコンフィギュレーション) を Virtex-4 の CORE Generator プロジェクトにインポートした後、1 ページ目で FIFO タイプを [Independent Clocks, Built-in FIFO] に変更すると、2 ページ目で [Read Clock Frequency and Write Clock Frequency] オプションが正しく表示されない

- CR 467240

- アンサー 31379

- Virtex-6 FPGA の場合に、Common Clock Built-in FIFO コンフィギュレーションを使用すると、最初の書き込み後の FIFO のステータスフラグが正しく動作しないことがある

回避策 : リセットの負のエッジを RDCLK/WRCLK に同期させます。

詳細情報およびその他の回避策については、アンサー 41099 を参照してください。

- FIFO Generator GUI で AXI FIFO に対して EMPTY Threshold Assert Value の値よりも低い FULL Threshold Assert Value 値を設定できてしまう

- CR 613264

回避策 : FULL Threshold Assert Value に EMPTY Threshold Assert Value よりも大きい値を設定してください。

テクニカルサポート

テクニカルサポートが必要な場合は、次のサイトでウェブケースを開いてください。japan.xilinx.com/support. 質問事項は、製品担当のチームで対処いたします。

ザイリンクスでは、このコアの資料に記載されているガイドラインに従って使用されている場合にサポートを提供していますが、ガイドラインに従っていない場合のデザインでのタイミング、機能、およびサポートは保証しかねます。

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AR# 45700
日付	12/15/2012
ステータス	アクティブ
種類	一般
ツール	ISE Design Suite - 13.4
IP	FIFO Generator

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