インストール手順、一般的な CORE Generator ツールの既知の問題、およびデザイン ツールの要件は、『IP リリース ノート ガイド』 (XTP025) を参照してください。
新機能
サポートされるデバイス
注記 : 以前のバージョンの新機能およびサポート デバイスは、生成されたコアの readme.txt またはバージョン情報ファイルを参照してください。
既知の問題
次の表に、コアの各バージョンに対して、それが最初に含まれたデザイン ツールのバージョンを示します。
(ザイリンクス アンサー 60418) | リカバリ状態に入るプロセスでコアにより一部の DLLP/TLP が切り捨てられることがある | v2.5 | 未修正 |
(ザイリンクス アンサー 51871) |
PCIe のホット リセット後に MRd が失われる | v2.5 | 未修正 |
(ザイリンクス アンサー 57345) | コンフィギュレーション タイプ 1 アクセス時にバス/デバイス/ファンクション番号が変更される | v2.5 | 未修正 |
(ザイリンクス アンサー 53459) | 拡張機能である DSN と VSEC をイネーブルにすると VSEC_BASE_PTR 値が不正になる | v2.5 | 未修正 |
(ザイリンクス アンサー 47280) | サンプル デザインの UCF にブロック RAM 配置 (LOC) 制約が含まれないためにタイミング エラーが発生する | v2.5 | 未修正 |
x8 gen2 (ML605) のタイミング制約が間違っている | |||
x8 Gen 2 のタイミング クロージャ | |||
128 ビットの x8 Gen 2 を使用するとパケットの真ん中で受信インターフェイス信号の m_axis_rx_tvalid がディアサートされることがある | |||
v2.5 で修正されたその他の問題 | |||
VHDL x8 ルート ポートをシミュレーションすると約 122 マイクロ秒経過するまでデザインがリンク アップしない | |||
PIO_RX_ENGINE.vhd で 64 ビットのアドレス指定可能なメモリ書き込みが使用できない | |||
m_axis_rx_tstrb[7:0] で 0x0F のみが出力される | |||
x8 Gen 2 128 ビットの送信インターフェイスでシングル サイクル パケットが損失する可能性がある | |||
カスタマイズ GUI の [MSI-X Table Size] は 10 進数で入力する必要がある | |||
v2.4 で修正されたその他の問題 | |||
配布されている Root Port Model を使用するとシミュレーション中に DRC エラーが発生する | |||
Delay Aligner によるリンク トレーニング問題 | |||
クロック ネット TxOutClk_bufg に制約が設定されていない | |||
非同期リンクを使用する場合の PMA_RX_CFG の変更 | |||
v2.3 で修正されたその他の問題 | |||
MMCM の BANDWIDTH 属性を Low に設定する必要がある | |||
GUI でレガシ割り込みを無効にすると、割り込みピン レジスタを変更できない | |||
v2.2 で修正されたその他の問題 | |||
ES シリコンを使用した ML605 ボードのリンク トレーニング | |||
v2.1 で修正されたその他の問題 | |||
VHDL ラッパーが v2.1 リリースにない |
改訂履歴
2014/04/29 - (ザイリンクス アンサー 60418) を追加
2013/09/06 - (ザイリンクス アンサー 57345) および(ザイリンクス アンサー 51871) を追加
2012/12/17 - (ザイリンクス アンサー 53459) を追加
2012/09/03 - (ザイリンクス アンサー 47280) を追加
2012/07/06 - (ザイリンクス アンサー 46793) を追加
2012/02/02 - (ザイリンクス アンサー 45771) を追加
2012/01/18 - 初版
AR# 45723 | |
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日付 | 04/29/2014 |
ステータス | アクティブ |
種類 | リリース ノート |
IP |