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AR# 45723

Virtex-6 FPGA Integrated Block for PCI Express - AXI インターフェイスの全バージョンのリリース ノートおよび既知の問題

説明

このアンサーは、ISE Design Suite 12.3 でリリースされた Virtex-6 FPGA Integrated Block for PCI Express のリリース ノートで、AXI インターフェイス バージョンを対象としています。

ソリューション

インストール手順、一般的な CORE Generator ツールの既知の問題、およびデザイン ツールの要件は、『IP リリース ノート ガイド』 (XTP025) を参照してください。


一般情報

 

新機能

  • ISE 13.4 デザイン ツール

サポートされるデバイス

  • Virtex-6 XC CXT/LXT/SXT/HXT
  • Virtex-6 XQ LXT/SXT
  • Virtex-6 -1L XC LXT/SXT

注記 : 以前のバージョンの新機能およびサポート デバイスは、生成されたコアの readme.txt またはバージョン情報ファイルを参照してください。

既知の問題

次の表に、コアの各バージョンに対して、それが最初に含まれたデザイン ツールのバージョンを示します。

コアのバージョン
ISE のバージョン
v2.5
ISE 13.4
v2.4
ISE 13.2
v2.3
ISE 13.1
v2.2
ISE 12.4
v2.1
ISE 12.3

次の表に、Virtex-6 Integrated Block for PCI Express の AXI インターフェイス バージョンの既知の問題を示します。

注記 : [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、古いバージョンではそれを検証するテストは行われていません。
アンサー番号
タイトル
問題の発生したバージョン
修正バージョン
(ザイリンクス アンサー 60418) リカバリ状態に入るプロセスでコアにより一部の DLLP/TLP が切り捨てられることがある v2.5 未修正
(ザイリンクス アンサー 51871)
 PCIe のホット リセット後に MRd が失われる v2.5  未修正
(ザイリンクス アンサー 57345) コンフィギュレーション タイプ 1 アクセス時にバス/デバイス/ファンクション番号が変更される v2.5 未修正
(ザイリンクス アンサー 53459) 拡張機能である DSN と VSEC をイネーブルにすると VSEC_BASE_PTR 値が不正になる v2.5 未修正
(ザイリンクス アンサー 47280) サンプル デザインの UCF にブロック RAM 配置 (LOC) 制約が含まれないためにタイミング エラーが発生する v2.5 未修正
(ザイリンクス アンサー 46793)
 x8 gen2 (ML605) のタイミング制約が間違っている
v2.5
未修正
(ザイリンクス アンサー 37784)
 x8 Gen 2 のタイミング クロージャ
v2.1
未修正
(ザイリンクス アンサー 45771)
 128 ビットの x8 Gen 2 を使用するとパケットの真ん中で受信インターフェイス信号の m_axis_rx_tvalid がディアサートされることがある
v2.1
未修正
(ザイリンクス アンサー 45733)
 v2.5 で修正されたその他の問題
v2.5
2.5
(ザイリンクス アンサー 43531)
 VHDL x8 ルート ポートをシミュレーションすると約 122 マイクロ秒経過するまでデザインがリンク アップしない
v2.3
2.4
(ザイリンクス アンサー 40464)
 PIO_RX_ENGINE.vhd で 64 ビットのアドレス指定可能なメモリ書き込みが使用できない
v2.1
2.4
(ザイリンクス アンサー 40466)
 m_axis_rx_tstrb[7:0] で 0x0F のみが出力される
v2.2
2.4
(ザイリンクス アンサー 41051)
 x8 Gen 2 128 ビットの送信インターフェイスでシングル サイクル パケットが損失する可能性がある
v2.3
2.4
(ザイリンクス アンサー 41509)
 カスタマイズ GUI の [MSI-X Table Size] は 10 進数で入力する必要がある
v2.3
2.4
(ザイリンクス アンサー 42756)
 v2.4 で修正されたその他の問題
v2.4
2.4
(ザイリンクス アンサー 40637)
 配布されている Root Port Model を使用するとシミュレーション中に DRC エラーが発生する
v2.2
2.3
(ザイリンクス アンサー 39456)
 Delay Aligner によるリンク トレーニング問題
v2.2
2.3
(ザイリンクス アンサー 39656)
 クロック ネット TxOutClk_bufg に制約が設定されていない
v2.2
2.3
(ザイリンクス アンサー 39544)
 非同期リンクを使用する場合の PMA_RX_CFG の変更
v2.2
2.3
(ザイリンクス アンサー 40445)
 v2.3 で修正されたその他の問題
v2.3
2.3
(ザイリンクス アンサー 39164)
 MMCM の BANDWIDTH 属性を Low に設定する必要がある
v2.1
v2.2
(ザイリンクス アンサー 38223)
 GUI でレガシ割り込みを無効にすると、割り込みピン レジスタを変更できない
v2.1
v2.2
(ザイリンクス アンサー 39353)
 v2.2 で修正されたその他の問題
v2.2
2.2
(ザイリンクス アンサー 34009)
 ES シリコンを使用した ML605 ボードのリンク トレーニング
v2.1
2.1
(ザイリンクス アンサー 37937)
 v2.1 で修正されたその他の問題
v2.1
2.1
(ザイリンクス アンサー 37963)
 VHDL ラッパーが v2.1 リリースにない
v2.1
v2.2

 

改訂履歴

2014/04/29 - (ザイリンクス アンサー 60418) を追加
2013/09/06 - (ザイリンクス アンサー 57345) および(ザイリンクス アンサー 51871) を追加
2012/12/17 - (ザイリンクス アンサー 53459) を追加
2012/09/03 - (ザイリンクス アンサー 47280) を追加
2012/07/06 - (ザイリンクス アンサー 46793) を追加
2012/02/02 - (ザイリンクス アンサー 45771) を追加
2012/01/18 - 初版

アンサー レコード リファレンス

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
45733 Virtex-6 FPGA Integrated Block Wrapper for PCI Express - v2.5 の修正点 N/A N/A
43531 Virtex-6 FPGA Integrated Block for PCI Express - VHDL x8 ルート ポートをシミュレーションすると約 122 マイクロ秒までデザインがリンク アップしない N/A N/A
42756 Virtex-6 FPGA Integrated Block Wrapper for PCI Express - v2.4 で修正された問題 N/A N/A
41509 Virtex-6 Integrated Block for PCI Epxress - カスタマイズ GUI の [MSI-X Table Size] は 10 進数で入力する必要がある N/A N/A
41051 Virtex-6 FPGA Integrated Block for PCI Express - x8 Gen 2 128 ビットの送信インターフェイスでシングル サイクル パケットが損失する可能性がある N/A N/A
40466 Virtex-6 FPGA Integrated Block Wrapper v2.3 for PCI Express (AXI) - m_axis_rx_tstrb[7:0] で 0x0F のみが出力される N/A N/A
40464 Virtex-6 FPGA Integrated Block for PCI Express - PIO_RX_ENGINE.vhd で 64 ビットのアドレス指定可能なメモリ書き込みが使用できない N/A N/A
40445 Virtex-6 FPGA Integrated Block Wrapper for PCI Express - v2.3 で修正された問題 N/A N/A
39656 Viretx-6 FPGA Integrated Block for PCI Express - クロック ネット TxOutClk_bufg に制約が設定されていない N/A N/A
39544 Virtex-6 FPGA Integrated Block for PCI Express (AXI) - 非同期リンクを使用する場合の PMA_RX_CFG の変更 N/A N/A
39353 Virtex-6 FPGA Integrated Block Wrapper for PCI Express - v2.2 で修正された問題 N/A N/A
39164 Virtex-6 Integrated Block for PCI Express のデザイン アドバイザリ - MMCM の BANDWIDTH 属性を Low に設定する必要がある N/A N/A
38223 Virtex-6 Integrated Block for PCI Express - GUI de レガシ割り込みを無効にすると、割り込みピン レジスタを変更できない N/A N/A
37963 Virtex-6 FPGA Integrated Block for PCI Express - VHDL ラッパーが v2.1 リリースにない N/A N/A
37937 Virtex-6 FPGA Integrated Block Wrapper for PCI Express - v2.1 で修正された問題 N/A N/A
37784 Virtex-6 FPGA Integrated Block for PCI Express - x8 Gen 2 のタイミング クロージャ N/A N/A
34009 Virtex-6 Integrated Block Wrapper for PCI Express - ES シリコンを使用した ML605 ボードで PCI Express のリンクが確立されない N/A N/A
45771 Virtex-6 Integrated Block for PCI Express のデザイン アドバイザリ - 128 ビットの x8 Gen 2 を使用するとパケットの真ん中で受信インターフェイス信号の m_axis_rx_tvalid がディアサートされることがある N/A N/A
47280 Virtex-6 Integrated Block for PCI Express v2.5 - サンプル デザインの UCF にブロック RAM の配置 (LOC) 制約がないためにタイミング エラーが発生する N/A N/A
57345 Virtex-6 Integrated Block for PCI Express v2.5 - バス/デバイス/ファンクション番号がタイプ 1 のコンフィギュレーション アクセスで変更になる N/A N/A
AR# 45723
日付 04/29/2014
ステータス アクティブ
種類 リリース ノート
IP
  • PCI-Express (PCIe)
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