UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!
  1. ザイリンクス - Adaptable. Intelligent.
  2. サポート
  3. AR# 45761: 13.4 Map - 「ERROR:PhysDesignRules:2379 - Issue with pin connections and/or configuration」というエラー メッセージが表示される

AR# 45761

13.4 Map - 「ERROR:PhysDesignRules:2379 - Issue with pin connections and/or configuration」というエラー メッセージが表示される

説明

Virtex-7 デバイスの MAP 中に、次のようなエラー メッセージが表示されます。このエラーの原因と修正方法を教えてください。

ERROR:PhysDesignRules:2379 - Issue with pin connections and/or configuration on block:edradour_top/pdhdmap/e1t1rx/deframer/t1_logic/ff_ram_ram/ix60576z19871. The cascadable BlockRam feature is not used for port B (RAM_EXTENSION_B set to NONE). The highest order port B address bit (ADDRBWRADDRL15) must be tied to LOGIC 1.

ソリューション


これは有効な DRC エラーです。アドレス ビット 15 は、カスケード可能なブロック RAM でのみ使用されます。カスケードできないブロック RAM では、ピン 14 から (15 - アドレス幅) までのみアドレスが有効です。ピン 15 を含む残りのピンは、High に接続する必要があります。DRC に関する詳細は、次のサイトから『7 シリーズ メモリ リソース ユーザー ガイド』 (UG473) のページ 30 および 38 を参照してください。

http://japan.xilinx.com/support/documentation/7_series_user_guides.htm
AR# 45761
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス
  • Kintex-7
  • Virtex-7
ツール
  • ISE Design Suite - 13.4
このページをブックマークに追加