UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!
  1. ザイリンクス - Adaptable. Intelligent.
  2. サポート
  3. AR# 45771: Virtex-6 Integrated Block for PCI Express のデザイン アドバイザリ - 128 ビットの x8 Gen 2 を使用するとパケットの真ん中で受信インターフェイス信号の m_axis_rx_tvalid がディアサートされることがある

AR# 45771

Virtex-6 Integrated Block for PCI Express のデザイン アドバイザリ - 128 ビットの x8 Gen 2 を使用するとパケットの真ん中で受信インターフェイス信号の m_axis_rx_tvalid がディアサートされることがある

説明


問題のあったバージョン : v2.1
修正されたバージョンおよびその他の既知の問題については、(ザイリンクス アンサー 45723) を参照してください。

128 ビット インターフェイスを使用する x8 Gen 2 アプリケーションについては、ユーザー ガイドに次のような記述があります。

"Signal m_axis_rx_tvalid never deasserts mid-packet" (m_axis_rx_tvalid 信号がパケットの真ん中でディアサートされることはありません)

この記述は正確ではありません。

ソリューション


m_axis_rx_tvalid 信号がパケットの真ん中でディアサートされる (Low になる) 可能性はあります。ユーザーは、m_axis_rx_tvalid が各サイクルでアサートされるかどうか確認し、入力されるデータをパスさせる必要があります。

この問題は、64 ビット インターフェイス (x8 Gen 2 アプリケーションではない) では発生しません。64 ビット インターフェイスの場合、m_axis_rx_tvalid 信号はユーザー ガイドに記述されるとおり、パケットの真ん中でディアサートされることはありません。

この問題に関する質問があれば、ザイリンクス サポートからウェブケースを開き、このアンサー番号 (45771) を記述してください。

改訂履歴
2012/02/01 - 初版

注記 : 「問題のあったバージョン」とは、問題が最初に発見されたバージョンのことです。問題はそれより以前のバージョンでも発生していた可能性がありますが、古いバージョンではそれを検証するテストは実行されていませんでした。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
45723 Virtex-6 FPGA Integrated Block for PCI Express - AXI インターフェイスの全バージョンのリリース ノートおよび既知の問題 N/A N/A
33775 Virtex-6 FPGA Integrated Block Wrapper for PCI Express のデザイン アドバイザリ マスター アンサー レコード N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
33775 Virtex-6 FPGA Integrated Block Wrapper for PCI Express のデザイン アドバイザリ マスター アンサー レコード N/A N/A
AR# 45771
日付 07/06/2012
ステータス アクティブ
種類 デザイン アドバイザリ
IP
  • Virtex-6 FPGA Integrated Block for PCI Express ( PCIe )
このページをブックマークに追加