AR# 45781

7 シリーズ XADC デザイン アドバイザリ - XADCEnhancedLinearity BitGen オプションの使用

説明

Kintex-7 および Virtex-7 FPGA の XADC INL 仕様は、データシートでは +/-3 LSB です。

XADC で INL の最善のパフォーマンスを実現するには、新しい BitGen オプションを設定する必要があると記述されています。

このアンサーでは、その BitGen オプションを有効にする方法を詳細に示します。

ソリューション

XADC に関する 7 シリーズ デバイスのデータシートに記述されているとおり、+/-3 LSB の積分非直線性 (INL) を達成するには、新しい BitGen オプションを使用する必要があります。この BitGen オプションは XADCEnhancedLinearity と呼ばれ、ON または OFF のどちらかに設定できます (デフォルトは OFF)。 この属性を追加する前の既存デザインは XADCEnhancedLinearity = OFF と設定すると機能します。XADCEnhancedLinearity = ON を設定するには、BitGen までデザインを再実行します。

ISE デザイン ツールでこの BitGen オプションを設定するには、次の手順に従ってください。

  1. [Generate Programming File] を右クリックして [Process Properties] をクリックし、[Property display level] を [Advanced] にします。
  2. 次の図のように [Other Bitgen Command Line Options] に「-gXADCEnhancedLinearity」を追加します。


     


Vivado では、XDC ファイルで set_property コマンドを使用し、デバイス コンフィギュレーション オプション (Bitgen オプションなど) を設定できます。

構文例 set_property BITSTREAM.GENERAL.XADCENHANCEDLINEARITY On [current_design]

XADCEnhancedLinearity を ON にすると、INL がワーストケースの 5 LSB から 3 LSB に改善しますが、オフセットおよびゲインが調整されるため、アナログ入力範囲 (1V) のクリッピング (~10mV) を開始する ADC 転送ファンクションに影響が及びます。Virtex-6 デバイスでキャリブレーションが有効になっている場合も同様です。詳細は、『Virtex-6 システム モニター ユーザー ガイド』 (UG370) の「キャリブレーションの例」セクションを参照してください。

注記 :

ES シリコンの INL 仕様は +/-2 LSB となっていましたが、これはエラッタの対象項目でした。このシリコンについては、XADCEnhancedLinearity オプションを適用すると +/-3LSB の INL を達成できます。

プロダクション シリコンについては、BitGen の XADCEnhancedLinearity オプションの設定に依存しますが、現在 +/-3LSB の INL が可能です。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
42944 Virtex-7 FPGA デザイン アドバイザリのマスター アンサー N/A N/A
42946 Kintex-7 FPGA デザイン アドバイザリのマスター アンサー N/A N/A
AR# 45781
日付 07/03/2013
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス