UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 45988

AXI Bridge for PCI Express - 32 ビット AXI データ幅を使用していると、AXI4 スレーブ インターフェイスでの 1 DW 書き込みトランザクションによって、不正な TLP が作成される

説明

問題のあったバージョン : 1.00.a
修正されたバージョンおよびその他の既知の問題は、(ザイリンクス アンサー 44969) を参照してください。

AXI データ幅が 32 ビットのとき、AXI Bridge for PCI Express のスレーブ インターフェイスで 1DW 以下の AXI 書き込みトランザクションがあると、不正な TLP アップストリームが生成されます。現在、32 ビット インターフェイスは Spartan-6 FPGA デザインのみに使用されています。このため、この問題は Virtex-6 または 7 シリーズ デバイスでは見られません。

注記 : [バージョン] 列には、問題が最初に発生したバージョンがリストされます。この問題は古いバージョンでも発生していた可能性がありますが、古いバージョンではそれを検証するテストは実行されていませんでした。

ソリューション


この問題を解決するには次の手順にしたがってください。
  1. IP をローカルにします。
    1. System Assembly ビューで IP を検索し、IP を右クリックします。
    2. [Make This IP Local] を選択します。
  2. IP をローカルにした後、<xps project directory>/pcores/axi_pcie_v1_02_a_axi_pcie_mm_s_v1_02_a/hdl/vhdl ディレクトリに移動します。
  3. axi_slave_write.vhd をテキスト エディターで開きます。
  4. このファイルの行 703 を検索します。次の行が検索されるはずです。

    first_BE <= strobe_pipe(0)(beat_count*4-1 downto beat_count*4-4);
  5. この行 703 を次の 5 行に置き換えます。

    if length_bytes_int < 5 then
    last_BE <= (others => '0');
    else
    last_BE <= strobe_pipe(0)(beat_count*4-1 downto beat_count*4-4);
    end if;

改訂履歴
2012/01/26 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
44969 AXI Bridge for PCI Express - ISE 14.7 までの全バージョンのリリース ノートおよび既知の問題 N/A N/A

サブアンサー レコード

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
44969 AXI Bridge for PCI Express - ISE 14.7 までの全バージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 45988
日付 07/01/2012
ステータス アクティブ
種類 既知の問題
デバイス
  • Spartan-6 LXT
IP
  • AXI PCI Express (PCIe)
このページをブックマークに追加