AR# 45991

13.3 Project Navigator - プロジェクトに混合言語の IP が含まれているとプロジェクト階層の一部だけが XST に渡される

説明


CORE Generator から VHDL と Verilog が混合したソース コードが Project Navigator に渡されると、XST でデザインをエラボレートすることができず、XST で警告メッセージが表示され、NGDBuild でエラーが発生する可能性があります。このエラーはプロジェクトに IP コアが追加された順序と関連しているようです。

この問題は、Verilog と VHDL の混合ソース ファイルを配布する AXI VDMA v3.1 コアで見られます。

ソリューション


この問題は、IP コアの VHDL ソースが work 以外のライブラリにコンパイルされる Spartan-6、Virtex-6、および Virtex-7 FPGA プロジェクトで発生します。

この問題の回避策は 2 つあります。
  • XST の合成プロパティ [Library for Verilog Sources] をコアの vhdl ライブラリと一致するように設定します。
  • -vlgincdir (verilog を含める) で IP コアの HDL ソース ディレクトリへのパスを設定すると、XST で階層を正しく合成およびエラボレートできるようになります。

バージョン 13.4 では、Project Navigator で verilog lib を autogenerate に設定できるようになっています。このオプションが設定されていると、Project Navigator は Verilog ライブラリを検出しようとしますが、すべてのケースでライブラリを正しく検出できるわけではありません。

AXI VDMA v5.0 は変更され、1 つの HDL 言語のみを含めるようになっています。
AR# 45991
日付 05/19/2012
ステータス アーカイブ
種類 既知の問題
ツール