UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 46020

MIG 7 Series v1.1 ~ v1.4 QDRII+ - QVLD 信号が未接続のままになる

説明

MIG 7 Series v1.1 ~ v1.4 の QDRII+ デザインで、QVLD 信号が使用されず、未接続になります。 

ソリューション

インプリメンテーションでエラーを回避するため、この信号を UCF ファイルでコメントアウトし、デザインから削除できます。

信号を削除しない場合、BitGen で次のような警告メッセージが表示されます。

WARNING:PhysDesignRules:367 - The signal <qdriip_qvld<0>_IBUF> is incomplete. The signal does not drive any load pins in
the design.

14.1 リリース以降では、MIG QDRII+ デザインから QVLD 信号は削除されます。

AR# 46020
作成日 01/26/2012
最終更新日 08/13/2014
ステータス アクティブ
タイプ 一般
デバイス
  • Kintex-7
  • Virtex-7
ツール
  • ISE Design Suite - 13.3
  • ISE Design Suite - 13.4
IP
  • MIG 7 Series