UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 46069

System Generator for DSP v13.4 - FIR Compiler v6.3 で例外メッセージが発生する

説明


FIR Compiler v6.3 を使用している場合、System Generator for DSP v13.4 で次のような例外メッセージが表示されます。

"Error 0001:

Reported by:

'sysgenDDC_v63_filter/DDC/G(z) Polyphase Decimator 2:1/2 Channel Decimate by 2 MAC FIR /FIR Compiler 6.3 1'

Details:

External Model firv6_3_CModel:firv6_3_cmodel threw std::exception:

An error occurred during HDL compilation. WARNING:HDLCompiler:746

-

"N:/O.87xd/rtf/vhdl/src/XilinxCoreLib/fir_compiler_v6_3_sim_pkg.vhd"

Line 751: Range is empty (null range)"

ソリューション


この問題は、モデル内にある FIR 6.3 ブロックの階層名に特定の特殊文字が含まれている場合に発生する可能性があります。

たとえば、SysGen デモ「SysgenDDC.mdl」の階層は次のようになっています。

sysgenDDC/DDC/G(z) Polyphase Decimator 2:1/2 Channel Decimate by 2 MAC FIR /FIR Compiler 6.3

この場合、問題を引き起こす特殊文字は括弧 ( )、およびコロン : です。

この問題を回避するには、FIR 6.3 ブロックの階層名に ( ){ }[ ]:^$* といった特殊文字が含まれないように、最上位モジュールやサブシステムの名前を変更してください。

System Generator for DSP のバージョン別のリリース ノートは、(ザイリンクス アンサー 29595) を参照してください。

アンサー レコード リファレンス

マスター アンサー レコード

AR# 46069
作成日 01/31/2012
最終更新日 08/03/2012
ステータス アクティブ
タイプ 既知の問題
ツール
  • ISE Design Suite - 13.4