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AR# 46073

13.4 タイミング/スピード ファイル - 7 シリーズ FPGA の Trrec_RST が増加

説明

Kintex-7 または Virtex-7 FPGA デザインでタイミング解析を実行すると、FIFO36E1 Trrec_RST (RST リカバリ (WRCLK)) に関連したタイミング パスに問題が発生します。古いアーキテクチャや ISE Design Suite 13.3 ではこのタイミング エラーはありませんでした。なぜ変わったのでしょうか。これは有効なエラーですか。

ソリューション


この遅延は、7 シリーズ FPGA とそれよりも古いアーキテクチャで FIFO36 コンポーネントのリセット回路に違いがあるために増加しています。FIFO 非同期リセット削除時間は以前のアーキテクチャよりも短くなっていますが、リカバリ時間は長くなっています。最新版シリコンに基づいた新しい特性化データでも、ISE ソフトウェアのバージョン間に差があるためにこの遅延が増加しています。

RST ピンの実際のリカバリ チェックは RST が CLK アクティブ エッジでディアサートされるときに行われますが、同じ WRCLK サイクルで WREN ピンも High になるか、アサートされます。RST のディアサートのタイミングは WREN ピンのレベルに関わりなく次のクロック エッジに合わせられます。スタティック タイミング解析では、CLK アクティブ エッジおよび WREN ピンの両方に関して RST ピンのディアサートでタイミング チェックを実行することはできません。スタティック タイミング解析では、CLK アクティブ エッジにあわせた RST ピンのディアサート、つまり悪いほうのケースでのタイミング チェックが実行されます。このリカバリ チェックがデザインのパフォーマンスまたは機能性に影響するかどうかを確認するには、タイミング シミュレーションを使用することができます。

アプリケーションにより RST のディアサート直後に WREN がアサートされず、FIFO に最初のワードがすぐに書き込まれる場合は、このタイミング チェックを解析する必要はありません。または、RST ピンがディアサートされるとき WRCLK の 2 サイクル間に WREN がアプリケーションによってアサートされない場合、このタイミング チェックを解析する必要はありません。このタイミング チェックを削除するには、次のいずれかの処理を行います。
  • タイミング チェックを無効にします。UCF: DISABLE = Trrec_RST;
  • RST ピンのパスを False パスにします。 UCF: PIN my_fifo36.RST TIG;
AR# 46073
作成日 01/30/2012
最終更新日 02/01/2012
ステータス アクティブ
タイプ 一般
ツール
  • ISE Design Suite - 13.4