AR# 46082

説明

アドレス/制御ピン数を 1 つ減らす必要がある場合の特別なダイナミック ODT 使用ケースがあります (ターゲット メモリ ベンダーでサポートされている場合)。

このダイナミック ODT コンフィギュレーションが使用されている場合、FPGA の ODT ピンは不要で、メモリの ODT ボールは High に接続されます。

このコンフィギュレーションでは、RTT_NOM がディスエーブルになっており、書き込み中に RTT(WR) で ODT がプログラムされます。

注記 : ダイナミック ODT の使用は Micron 社でサポートされています。詳細は Micron 社のデータシートのダイナミック ODT 特殊使用ケースのセクションを参照してください。

Micron DDR3 SDRAM を使用していない場合は、この特殊使用ケースのサポートに関してはご利用のベンダーにご連絡ください。

ダイナミック ODT で提供されている終端値は限られています (RZQ/2、RZQ/4 など)。 

IBIS シミュレーションを実行して、これらのオプションの 1 つが使用可能であることを確認してください。

生成された 7 シリーズ MIG DDR3 RTL はこのコンフィギュレーションをサポートするために変更することができます。 

このアンサーでは必要な変更について説明します。

注記 : このアンサーは、(ザイリンクス アンサー 34243) の一部です。

ザイリンクス MIG ソリューション センターには、MIG に関連するすべての質問についての回答が含まれます。 

MIG でデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。

ソリューション

RTL の変更 :

1. user_design/rtl/phy/ddr_phy_init.v モジュールを開いて、次の行のコメント マークを取ります。

address_w[2] = mr1_r[chip_cnt_r][0];
address_w[6] = mr1_r[chip_cnt_r][1];
address_w[9] = mr1_r[chip_cnt_r][2];

注記 : ISE 14.1 でリリースされた MIG v1.5 からは、この手順は飛ばすことができます。手順 2 に進みます。

2. example_design/rtl/example_design.v および user_design/rtl/core_name.v モジュールの次の最上位パラメーターを変更します。

RTT_NOM = "DISABLED"
RTT_WR = "60"
USE_ODT_PORT = "0"

JEDEC 規格よると、ダイナミック ODT は書き込みレべリング中は使用できません。 

このため、7 シリーズ MIG PHY により、ダイナミック ODT がオフになり、書き込みレベリングの前に RTT_NOM が 40 オームに設定されます。 

書き込みレベリングの完了後、MR1 および MR2 モードのレジスタがダイナミック ODT 設定で再プログラムされます (RTT_NOM=Disabled、RTT_WR=60)。 

シミュレーションを実行すると、初期化中にダイナミック ODT がディスエーブルになっているのがわかりますが、2 つ目の MR1/MR2 コマンド セットが書き込みレべリングの終了後に送信され、次のような正しいダイナミック ODT 設定が表示されます。

sim_tb_top.mem_rnk[0].mem.gen_mem[0].u_comp_ddr3.cmd_task: at time 11980948.0 ps INFO: Load Mode 1
sim_tb_top.mem_rnk[0].mem.gen_mem[0].u_comp_ddr3.cmd_task: at time 11980948.0 ps INFO: Load Mode 1 DLL Enable = Enabled
sim_tb_top.mem_rnk[0].mem.gen_mem[0].u_comp_ddr3.cmd_task: at time 11980948.0 ps INFO: Load Mode 1 Output Drive Strength = 40 Ohm
sim_tb_top.mem_rnk[0].mem.gen_mem[0].u_comp_ddr3.cmd_task: at time 11980948.0 ps INFO: Load Mode 1 ODT Rtt = Disabled
sim_tb_top.mem_rnk[0].mem.gen_mem[0].u_comp_ddr3.cmd_task: at time 11980948.0 ps INFO: Load Mode 1 Additive Latency = 0
sim_tb_top.mem_rnk[0].mem.gen_mem[0].u_comp_ddr3.cmd_task: at time 11980948.0 ps INFO: Load Mode 1 Write Levelization = Disabled
sim_tb_top.mem_rnk[0].mem.gen_mem[0].u_comp_ddr3.cmd_task: at time 11980948.0 ps INFO: Load Mode 1 TDQS Enable = Disabled
sim_tb_top.mem_rnk[0].mem.gen_mem[0].u_comp_ddr3.cmd_task: at time 11980948.0 ps INFO: Load Mode 1 Qoff = Enabled
sim_tb_top.mem_rnk[0].mem.gen_mem[0].u_comp_ddr3.cmd_task: at time 13280948.0 ps INFO: Load Mode 2
sim_tb_top.mem_rnk[0].mem.gen_mem[0].u_comp_ddr3.cmd_task: at time 13280948.0 ps INFO: Load Mode 2 Partial Array Self Refresh = Bank 0-7
sim_tb_top.mem_rnk[0].mem.gen_mem[0].u_comp_ddr3.cmd_task: at time 13280948.0 ps INFO: Load Mode 2 CAS Write Latency = 5
sim_tb_top.mem_rnk[0].mem.gen_mem[0].u_comp_ddr3.cmd_task: at time 13280948.0 ps INFO: Load Mode 2 Auto Self Refresh = Disabled
sim_tb_top.mem_rnk[0].mem.gen_mem[0].u_comp_ddr3.cmd_task: at time 13280948.0 ps INFO: Load Mode 2 Self Refresh Temperature = Normal
sim_tb_top.mem_rnk[0].mem.gen_mem[0].u_comp_ddr3.cmd_task: at time 13280948.0 ps INFO: Load Mode 2 Dynamic ODT Rtt = 60 Ohm

注記 : この特定の ODT 使用ケースは、(ザイリンクス アンサー 45633) の規則に違反するサイトに ODT を配置した場合に使用できます。

アンサー レコード リファレンス

マスター アンサー レコード