UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 46089

LogiCORE IP Serial RapidIO Gen2 v1.3 -「Port n Control CSR Register」の表のレーン ポートの 2 つの値が正しくない

説明

LogiCORE IP Serial RapidIO Gen2 v1.3 製品ガイドの表 2-47 では、ポート n 制御の CSR について記述されています。この表の初期化ポートの幅は正しくありません。次の 2 つを修正する必要があります。

  • [Initialized Port Width] フィールドで 3'b011 が予約値としてリストされていますが、これは予約されません。正しくは、「2x サポート」と記述するべきです。
  • [Initialized Port Width] フィールドで 3'b001 の値が「1x, lane 2」と定義されていますが、これは「1x, lane R」が正しい記述になります。

ソリューション


上記の製品ガイドの記述は、次のリリースで修正される予定です。この問題はあくまで資料の誤りで、コア自体には問題はありません。

改訂履歴
2012/02/01 - 初版
AR# 46089
作成日 01/31/2012
最終更新日 05/19/2012
ステータス アクティブ
タイプ 既知の問題
IP
  • Serial RapidIO