デザイン アドバイザリ
Design Advisory Master Answer Record for Kintex-7 FPGA
Design Advisory Answer Records are created for issues that are important to designs currently in progress and are selected to be included in the Xilinx Alert Notification System.
This Design Advisory covers the Kintex-7 devices and related issues that impact Kintex-7 FPGA designs.
Design Advisories Alerted on April 17th, 2017
04/17/2017 | (Xilinx Answer 69034) | Design Advisory for 7 Series, UltraScale and UltraScale+, all versions of Vivado prior to 2016.3 failed to include Flight time delays for differential IO Standards. |
Design Advisories Alerted on March 28, 2016
03/28/2016 | (Xilinx Answer 66173) | Design Advisory for Vivado 2015.4 - Vivado Timing WNS Alert - Missing Timing Arc on BUFR to BUFG clock path causes hold violations on board |
Design Advisories Alerted on November 10, 2014
11/10/2014 | (Xilinx Answer 62631) | Design Advisory for Vivado 2014.3 - Program eFUSE Registers operation failure for 7 series and UltraScale FPGAs | [SECURITY] |
Design Advisories Alerted on September 22, 2014
09/22/2014 | (Xilinx Answer 61875) | Design Advisory for QPLL based 7 Series FPGA GTX/GTH designs: QPLLPD should not be enabled for min time of 500ns after configuration is complete. |
Design Advisories Alerted on June 16, 2014
06/16/2014 | (Xilinx Answer 60845) | Design Advisory for MIG 7 Series RLDRAM3 - SIM_BYPASS_INIT_CAL incorrectly set to "FAST" for synthesis and implementation |
06/16/2014 | (Xilinx Answer 59294) | Design Advisory GT wizard - CPLL causes power spike on power up for 7 series Transceivers |
Design Advisories Alerted on May 26, 2014
05/26/2014 | (Xilinx Answer 60356) | Design Advisory for 7 Series FPGAs Transceivers Wizard v3.2 or earlier - Required XDC constraint Updates |
05/26/2014 | (Xilinx Answer 45360) | Design Advisory for the Kintex-7 and Virtex-7 FPGA GTX Transceiver - Updated the RXCDR_CFG setting for SATA Gen 2/Gen 3 and PMA_RSV for 6.6 Gbps |
Design Advisory Alerted on January 20, 2014
01/20/2014 | (Xilinx Answer 59035) | Design Advisory for 7 Series FPGA GTX/GTH Transceivers - QPLL not supported for PCIe Gen1/Gen2 |
Design Advisories Alerted on November 25, 2013
11/25/2013 | (Xilinx Answer 58244) | Design Advisory for 7 Series FPGA GTX Transceiver - RXDFEXYDEN Port Update in DFE Mode |
11/25/2013 | (Xilinx Answer 45360) | Updated Design Advisory for the Kintex-7 and Virtex-7 FPGA GTX General ES Transceiver; added reference to the user guide UG476 for RX_DFE_KL_CFG2 setting |
Design Advisory Alerted on October 23, 2013
10/23/2013 | (Xilinx Answer 51554) | Design Advisory for Aurora 64B66B v8.1 or earlier - Core initialization is inconsistent on consecutive RESET and PMA_INIT inputs |
Design Advisory Alerted on September 16, 2013
09/16/2013 | (Xilinx Answer 57193) | Design Advisory for the Artix-7, Kintex-7, Virtex-7, Zynq-7000 Packaging - The 7 Series Thermal Resistance Values (Theta-JA, Theta-JB, and Theta-JC) are being updated with more accurate values, many of which are substantially changed |
Design Advisory Alerted on August 26, 2013
08/19/2013 | (Xilinx Answer 57045) | Design Advisory for Artix-7/Kintex-7 - When CFGBVS is set to VCCO of Bank 0, then Banks 14 and 15 are limited to 3.3V or 2.5V for Configuration |
Design Advisory Alerted on August 5, 2013
08/05/2013 | (Xilinx Answer 55009) | Updated Design Advisory for 7 Series FPGA GTX/GTH/GTP Transceivers - TX Sync Controller Change for Phase Alignment in Buffer Bypass Mode with links to Answer Records for IPs |
Design Advisory Alerted on May 20, 2013
05/16/2013 | (Xilinx Answer 55009) | Updated Design Advisory for 7 Series FPGA GTX/GTH/GTP Transceivers - TX Sync Controller Change for Phase Alignment in Buffer Bypass Mode with links to Answer Records for IPs |
Design Advisories Alerted on May 13, 2013
05/13/2013 | (Xilinx Answer 55366) | Design Advisory for 7 Series FPGA GTX/GTH/GTP Transceivers - Transceiver Wizard Sets Suboptimal RX Termination Use Modes |
05/13/2013 | (Xilinx Answer 55791) | Design Advisory for 7 Series FPGAs Transceivers Wizard - Required Updates to Wizard v2.5 |
Design Advisories Alerted on April 3, 2013
04/03/2013 | (Xilinx Answer 55009) | Design Advisory for 7 Series FPGA GTX/GTH/GTP Transceivers - TX Sync Controller Change for Phase Alignment in Buffer Bypass Mode |
04/03/2013 | (Xilinx Answer 50906) | Design Advisory for Production Kintex-7 325T, 410T, 420T and Virtex-7 485XT, 690XT - Bitstream compatibility requirements between GES and Production devices: Updated for 7V690T production devices |
Design Advisory Alerted on January 21, 2013
1/17/2013 | (Xilinx Answer 53740) | Updated Design Advisory for 7-Series Xilinx PCI Express Cores - No Clock Output on TXOUTCLK at Cold Temperature. |
Design Advisory Alerted on December 18, 2012
12/13/2012 | (Xilinx Answer 45360) | Updated Design Advisory for the Kintex-7 and Virtex-7 FPGA GTX General ES Transceiver: added the RXCDR_CFG setting for SATA SSC and a note on RXELECIDLEMODE/RXBUF_RESET_ON_EIDLE when not using OOB. |
Design Advisories Alerted on November 5, 2012
10/31/2012 | (Xilinx Answer 50617) | Updated Design Advisory for Kintex-7 and Virtex-7 FPGA Production GTX Transceivers with references to specific devices; updated the bitstream compatibility section |
10/25/2012 | (Xilinx Answer 50906) | Updated Design Advisory for Production Kintex-7 325T, 410T and Virtex-7 485XT - Bitstream compatibility requirements between GES and Production devices; updated for 14.3/2012.3 release |
Design Advisories Alerted on October 29, 2012
10/25/2012 | (Xilinx Answer 52193) | Design Advisory for 7 Series BPI Multiboot - When fallback occurs flash access is always in BPI asynchronous Mode |
Design Advisories Alerted on October 22, 2012
10/22/2012 | (Xilinx Answer 45360) | Updated the RXCDR_CFG values in the Design Advisory for the Kintex-7 and Virtex-7 FPGA GTX General ES Transceiver |
10/22/2012 | (Xilinx Answer 50617) | Updated the bitstream compatibility section in the Design Advisory for the Kintex-7 and Virtex-7 FPGA Production GTX Transceiver |
Design Advisory Alerted on October 15, 2012
10/15/2012 | (Xilinx Answer 51884) | Design Advisory for Kintex-7 and Virtex-7 GTX Production Silicon CDR Attribute Updates |
Design Advisory Alerted on September 10, 2012
09/10/2012 | (Xilinx Answer 51580) | Design Advisory for 14.1/14.2 Timing Analysis 7 Series - Clock Arrival Times are Incorrect for block Ram (BRAM) or FIFO Components for PERIOD constraint analysis |
Answer Records Upgraded to Design Advisories
09/10/2012 | (Xilinx Answer 45781) | Design Advisory for 7 Series XADC - Using the XADCEnhancedLinearity BitGen option |
Design Advisory Alerted on August 20, 2012
08/17/2012 | (Xilinx Answer 50906) | Design Advisory for Production Kintex-7 325T, 410T and Virtex-7 485XT - Bitstream compatibility requirements between GES and Production devices |
08/20/2012 | (Xilinx Answer 51296) | Design Advisory - 7 Series Package Flight Time changes in ISE 14.2 and Vivado 2012.2 release |
Design Advisories Alerted on July 25, 2012
07/19/2012 | (Xilinx Answer 47817) | Updated Design Advisory for the Kintex-7/Virtex-7 GTX Transceiver Power-up/Power-down with additional current draw when following the recommended sequence, with information about duration of current draw, simultaneous power-up and more FAQs. |
07/19/2012 | (Xilinx Answer 45360) | Updated Design Advisory for the Kintex-7and Virtex-7 FPGA GTX General ES Transceiver with RX_DFE_XYD_CFG value. |
07/19/2012 | (Xilinx Answer 50617) | Design Advisory for the Kintex-7and Virtex-7 FPGA Production GTX Transceivers. |
Design Advisories Alerted on July 2, 2012
06/28/2012 | (Xilinx Answer 45360) | Updated Design Advisory for the Kintex-7and Virtex-7 FPGA GTX Transceiver General Engineering Sample (ES) Silicon - Updated GTX software use mode changeswith the latest GTXE2_COMMON use model change information. |
Design Advisory Alerted on May 8, 2012
05/07/2012 | (Xilinx Answer 47248) | Design Advisory for the Kintex-7 FPGA - XC7K325T CES9937 Initial Engineering Sample (IES) Supported in ISE 13.4 only |
Design Advisory Alerted on March 26, 2012
03/22/2012 | (Xilinx Answer 45360) | Design Advisory for the Kintex-7and Virtex-7 FPGA GTX Transceiver General Engineering Sample (ES) Silicon - Updated RXCDR_CFG setting for half-rate mode. |
Design Advisory Alerted on February 27, 2012
02/23/2012 | (Xilinx Answer 45360) | Updated Design Advisory for the Kintex-7 and Virtex-7 FPGA GTX Transceiver - Attribute Updates, Issues, and Work-arounds for General Engineering Sample (ES) Silicon to include new RXCDR_CFG settings and a link to GTX software known issues/use mode changes. |
Design Advisory Alerted on January 30, 2012
01/24/2012 | (Xilinx Answer 45360) | Design Advisory for the Kintex-7and Virtex-7 FPGA GTX Transceiver - Attribute Updates, Issues, and Work-arounds for General Engineering Sample (ES) Silicon |
Design Advisory Alerted on January 16, 2012
01/10/2012 | (Xilinx Answer 45633) | Design Advisory for 7 Series MIG DDR3/DDR2 - Updated pin placement rules for CKE and ODT; existing UCFs must be verified |
Design Advisory Alerted on November 21, 2011
11/21/2011 | (Xilinx Answer 44174) | Design Advisory for techniques on properly synchronizing flip-flops and SRLs after startup |
Design Advisory Alerted on July 6, 2011
07/06/2011 | (Xilinx Answer 42615) | Design Advisory for 7 Series FPGA Transceivers - GTX Port Name Changes in ISE 13.2 design tools |
Virtex-7 FPGA デザイン アドバイザリのマスター アンサー
デザイン アドバイザリ アンサーは、現在進行中のデザインに影響を与える問題に対して作成され、ザイリンクス アラート通知システムに含められます。
このデザイン アドバイザリでは、Virtex-7 FPGA および Virtex-7 FPGA デザインに影響する問題をリストします。
2017 年 4 月 17 日のデザイン アドバイザリ
(Xilinx Answer 69034) | 7 シリーズ、UltraScale、および UltraScale+ のデザイン アドバイザリ - 2016.3 より前のバージョンの Vivado に差動 I/O 規格のフライト タイム遅延が含まれていない |
2016 年 3 月 28 日のデザイン アドバイザリ
(Xilinx Answer 66173) | デザイン アドバイザリ - Vivado タイミング WNS に関するアラート - 7 シリーズ - BUFR から BUFG のクロック パスにタイミング アークがないためにホールド違反が発生する |
2015 年 1 月 19 日のデザイン アドバイザリ
2015/01/19 | (Xilinx Answer 63110) | 7 Series FPGAs Transceivers Wizard のデザイン アドバイザリ - Vivado 2013.4 から 2014.4 で DFE が不正にホールドに設定される |
2014 年 11 月 10 日のデザイン アドバイザリ
2014/11/10 | (Xilinx Answer 62631) | Vivado 2014.3 のデザイン アドバイザリ - 7 シリーズおよび UltraScale FPGA の eFUSE レジスタが正しくプログラムされない |
2014 年 9 月 22 日のデザイン アドバイザリ
09/29/2014 | (Xilinx Answer 61875) | QPLL ベースの 7 シリーズ FPGA GTX/GTH デザイン - コンフィギュレーション後最低 500ns は QPLLPD をイネーブルにするべきではない |
2014 年 9 月 1 日のデザイン アドバイザリ
09/01/2014 | (Xilinx Answer 61748) | Vivado 電力/XPE のデザイン アドバイザリ - GTH - XPE で LPM/DFE モードの MGTAVcc 電流が低くレポートされる |
2014 年 6 月 16 日のデザイン アドバイザリ
2014/06/16 | (Xilinx Answer 60845) | MIG 7 Series RLDRAM3 のデザイン アドバイザリ - 合成およびインプリメンテーションで SIM_BYPASS_INIT_CAL が間違って FAST に設定される |
2014 年 5 月 26 日のデザイン アドバイザリ
05/26/2014 | (Xilinx Answer 60356) | 7 Series FPGAs Transceivers Wizard v3.2 またはそれ以前のデザイン アドバイザリ - 必須の XDC 制約アップデート |
05/26/2014 | (Xilinx Answer 60489) | 7 Series FPGAs Transceivers Wizard v3.2 以前のデザイン アドバイザリ - GTH/GTP プロダクションの RX リセット シーケンスが停止することがある |
05/26/2014 | (Xilinx Answer 45360) | Kintex-7 および Virtex-7 FPGA GTX トランシーバーのデザイン アドバイザリ - 6.6 Gbps 用の SATA Gen 2/Gen 3 および PMA_RSV の RXCDR_CFG 設定のアップデート |
2014 年 1 月 20 日のデザイン アドバイザリ
2013 年 11 月 25 日のデザイン アドバイザリ
11/25/2013 | (Xilinx Answer 45360) | Kintex-7 および Virtex-7 FPGA GTX 一般 ES トランシーバーのデザイン アドバイザリ アップデート - RX_DFE_KL_CFG2 設定の記述を UG476 に追加 |
2013 年 10 月 23 日のデザイン アドバイザリ
2013/10/23 | (Xilinx Answer 51554) | Aurora 64B66B v8.1 およびそれ以前のデザイン アドバイザリ - RESET および PMA_INIT 入力が連続するとコアの初期化の一貫性がなくなる |
2013 年 9 月 16 日のデザイン アドバイザリ
09/16/2013 | (Xilinx Answer 57193) | Artix-7、Kintex-7、Virtex-7、Zynq-7000 パッケージのデザイン アドバイザリ - 7 シリーズの熱抵抗値 (Theta-JA、Theta-JB、Theta-JC) をさらに正確な値でアップデート |
2013 年 8 月 5 日のデザイン アドバイザリ
08/05/2013 | (Xilinx Answer 55009) | 7 シリーズ FPGA GTX/GTH/GTP トランシーバーのデザイン アドバイザリのアップデート - バッファー バイパス モードでの位相アライメントの TX 同期化コントローラーの変更 |
2013 年 7 月 29 日のデザイン アドバイザリ
07/29/2013 | (Xilinx Answer 51625) | Virtex-7 FPGA GTH 一般 ES トランシーバーのデザイン アドバイザリ: QPLL_CFG, QPLL_LOCK_CFG および QPLL_LOCK_CFG 属性をアップデート |
07/29/2013 | (Xilinx Answer 56332) | Virtex-7 GTH デザイン アドバイザリ - プロダクション シリコンの QPLL 属性アップデート: QPLL_CFG, QPLL_LOCK_CFG および COMMON_CFG 属性のアップデート |
2013 年 5 月 20 日のデザイン アドバイザリ
2013/05/16 | (Xilinx Answer 55009) | 7 シリーズ FPGA GTX/GTH/GTP トランシーバーのデザイン アドバイザリのアップデート - バッファー バイパス モードでの位相アライメントの TX 同期化コントローラーの変更 |
2013 年 5 月 13 日のデザイン アドバイザリ
2013/05/13 | (Xilinx Answer 55366) | 7 シリーズ FPGA GTX/GTH/GTP トランシーバーのデザイン アドバイザリ - Transceiver Wizard で最適でない RX 終端使用モードが設定される |
2013 年 4 月 15 日のデザイン アドバイザリ
2013/04/12 | (Xilinx Answer 51625) | Virtex-7 FPGA GTH 一般 ES トランシーバーのデザイン アドバイザリ : クロック順送を含めるための GTHE2_COMMON/BIAS_CFG 使用モデルのアップデート、および RX リセット シーケンス、TX 同期コントローラー セクションの追加 |
2013 年 4 月 3 日のデザイン アドバイザリ
2013/04/03 | (Xilinx Answer 55009) | 7 シリーズ FPGA GTX/GTH/GTP トランーバーのデザイン アドバイザリ - バッファー バイパス モードでの位相アライメントの TX 同期化コントローラーの変更 |
2013/04/03 | (Xilinx Answer 50906) | プロダクション Kintex-7 325T、410T、420T および Virtex-7 485XT、690XT のデザイン アドバイザリ - GES およびプロダクション デバイスとのビットストリームの互換性: 7V690T プロダクション デバイスのアップデート |
2013 年 3 月 19 日のデザイン アドバイザリ
03/07/2013 | (Xilinx Answer 51625) | Virtex-7 FPGA GTH 一般 ES トランシーバーのデザイン アドバイザリ: LPM ポート設定が適応モードになるようアップデート、QPLL_CFG 設定をライン レートから QPLL 周波数に変更 |
2013 年 2 月 25 日のデザイン アドバイザリ
02/21/2013 | (Xilinx Answer 53779) | Virtex-7 FPGA GTH プロダクション トランシーバー RX リセット シーケンス要件のデザイン アドバイザリ - 新しいリセットが必要な GTH モードの組み合わせを反映させるためのアップデート |
2013 年 2 月 18 日のデザイン アドバイザリ
02/15/2013 | (Xilinx Answer 51625) | Virtex-7 FPGA GTH 一般 ES トランシーバーのデザイン アドバイザリ: PCIe Gen3のRXCDR_CFG 設定を追加、DFE ポート設定を適応モードにするためのアップデート |
2013 年 2 月 11 日のデザイン アドバイザリ
02/04/2013 | (Xilinx Answer 47128) | Virtex-7 FPGA GTH トランシーバーのデザイン アドバイザリ - 初期 ES シリコンの属性アップデート、問題および回避策、PCS_RSVD_ATTR[8] および注記の追加 |
2013 年 2 月 4 日のデザイン アドバイザリ
2013 年 1 月21 日のデザイン アドバイザリ
01/17/2013 | (Xilinx Answer 53740) | 7 シリーズ ザイリンクス PCI Express コアのデザイン アドバイザリのアップデート - 低温度だと TXOUTCLK にクロック出力がない |
2013 年 1 月 14 日のデザイン アドバイザリ
2013/01/09 | (Xilinx Answer 51625) | Virtex-7 FPGA GTH 一般 ES トランシーバーのデザイン アドバイザリのアップデート: BIAS_CFG, QPLL_CFG 設定のアップデートおよび QPLL_CLKOUT_CFG の表への追加 |
2012 年 12 月 18 日のデザイン アドバイザリ
12/13/2012 | (Xilinx Answer 51625) | Virtex-7 FPGA GTH 一般 ES トランシーバーのデザイン アドバイザリのアップデート: SATA SSC の RXCDR_CFG 設定追加、および OOB が使用されていない場合の RXELECIDLEMODE/RXBUF_RESET_ON_EIDLE の注記を追加 |
12/13/2012 | (Xilinx Answer 45360) | Kintex-7 および Virtex-7 FPGA GTX トランシーバーのデザイン アドバイザリ: SATA SSC の RXCDR_CFG 設定、OOB を使用しない場合の RXELECIDLEMODE/RXBUF_RESET_ON_EIDLE に関する注記を追加 |
2012 年 11 月 13 日のデザイン アドバイザリ
2012/11/09 | (Xilinx Answer 47443) | Virtex-7 GTH トランシーバーのパワーアップ/パワーダウンのデザイン アドバイザリ: すべてのデバイスおよびパッケージを含めるため、表 1 をアップデート |
2012 年 11 月 5 日のデザイン アドバイザリ
10/31/2012 | (Xilinx Answer 50617) | Kintex-7 および Virtex-7 FPGA プロダクション GTX トランシーバーのデザイン アドバイザリを一部デバイスに関してアップデート、 ビットストリーム互換性のセクションをアップデート |
2012/10/25 | (Xilinx Answer 51625) | Virtex-7 FPGA GTH トランシーバーのデザイン アドバイザリ - ES シリコンの属性、問題および回避策のアップデート、8B/10B の RXCDR_CFG 値を追加 |
2012 年 10 月 18 日のデザイン アドバイザリ
10/17/2012 | (Xilinx Answer 51625) | Virtex-7 FPGA GTH トランシーバーのデザイン アドバイザリ - エンジニアリング サンプル (GES) シリコンの属性アップデート、問題、および回避策 |
10/17/2012 | (Xilinx Answer 47128) | Virtex-7 FPGA GTH トランシーバーのデザイン アドバイザリ - ES シリコンの属性、問題および回避策のアップデート、ACJTAG 使用モードの追加 |
2012 年 9 月 10 日のデザイン アドバイザリ
09/10/2012 | (Xilinx Answer 51580) | 14.1/14.2 タイミング解析 7 シリーズ FPGA のデザイン アドバイザリ- PERIOD 制約解析で BRAM または FIFO コンポーネントに対しクロック到達時間が間違っている |
デザイン アドバイザリにアップグレードされたアンサー
2012 年 8 月 20 日のデザイン アドバイザリ
2012/08/20 | (Xilinx Answer 51296) | デザイン アドバイザリ - ISE 14.2 および Vivado 2012.2 Design Suite リリースでの 7 シリーズ パッケージのフライト タイムの変更について |
2012/08/17 | (Xilinx Answer 50906) | Kintex-7 325T、410T、および Virtex-7 485XT プロダクション デバイスのデザイン アドバイザリ - GES およびプロダクション デバイス間のビットストリーム互換性要件 |
2012/08/17 | (Xilinx Answer 47443) | Virtex-7 GTH トランシーバーのパワーアップ/パワーダウンのデザイン アドバイザリ: VMGTAVTT の追加電流引き込み値をアップデート |
2012 年 8 月 13 日のデザイン アドバイザリ
08/10/2012 | (Xilinx Answer 47128) | Virtex-7 GTH 初期 ES トランシーバーのデザイン アドバイザリ: GTHE2_COMMON/BIAS_CFG セクションでサンプルの GTHE2_COMMON インスタンシエーションをアップデートし、SE 14.2/Vivado 2012.2 にその記述を追加 |
2012 年 7 月 30 日のデザイン アドバイザリ
07/27/2012 | (Xilinx Answer 47128) | Virtex-7 GTH 初期 ES トランシーバーのデザイン アドバイザリ - GTH 抵抗キャリブレーションに問題がないことと回避策は不要であることを追加 |
2012 年 7 月 12 日のデザイン アドバイザリ
2012/07/19 | (Xilinx Answer 47443) | Virtex-7 GTH トランシーバーのパワーアップ/パワーダウンのデザイン アドバイザリ - 電流引き込みの期間、同時電源投入などに関する FAQ を追加 |
2012/07/19 | (Xilinx Answer 47817) | Kintex-7/Virtex-7 GTX トランシーバーのパワーアップ/パワーダウンのデザイン アドバイザリ - 推奨シーケンスに沿った場合の追加電流引き込みに関する情報、電流引き込みの期間、同時電源投入などの FAQ を追加 |
2012/07/19 | (Xilinx Answer 45360) | Kintex-7 および Virtex-7 FPGA GTX 一般 ES トランシーバーのデザインアドバイザリ: RX_DFE_XYD_CFG
値をアップデート |
2012 年 7 月 16 日のデザイン アドバイザリ
07/12/2012 | (Xilinx Answer 47128) | Virtex-7 GTH 初期 ES トランシーバーのデザイン アドバイザリ: QPLL_CFG および QPLL_LOCK_CFG の値および GTH トランシーバーのリンク マージン低減セクションをアップデート |
2012 年 7 月 2 日のデザイン アドバイザリ
2012/06/28 | (Xilinx Answer 47128) | Virtex-7 GTH 初期 ES トランシーバーのデザインアドバイザリ: 属性およびポートのセクションに最新の PMA_RSV2、RX_BIAS_CFG、RXDFEXYDEN の値を含めるためアップデート |
2012/06/28 | (Xilinx Answer 45360) | Kintex-7 および Virtex-7 FPGA GTX トランシーバーのデザイン アドバイザリ - エンジニアリング サンプル (ES) シリコンの属性のアップデート、問題、および回避策. |
2012 年 6 月 11 日のデザイン アドバイザリ
2012 年 5 月 28 日のデザイン アドバイザリ
05/24/2012 | (Xilinx Answer 47128) | デザイン アドバイザリ: GTHE2_COMMON および終端使用モード、初期 ES エラッタ項目を含めるためのアップデート、抵抗キャリブレーション セクションのアップデート |
2012 年 5 月 15 日のデザイン アドバイザリ
2012/05/14 | (Xilinx Answer 47128) | Virtex-7 FPGA GTH トランシーバーのデザイン アドバイザリ - 初期 ES シリコンの属性、問題、回避策のアップデート、抵抗キャリブレーション セクションの追加、BIAS_CFG 設定のアップデート |
2012 年 5 月 8 日のデザイン アドバイザリ
2012 年 4 月 30 日のデザイン アドバイザリ
2012 年 1 月 16 日のデザイン アドバイザリ
2012/01/10 | (Xilinx Answer 45633) | 7 シリーズ MIG DDR3/DDR2 アドバイザリ - CKE および ODT のピン配置規則をアップデート : 既存 UCF を検証する必要がある |
2011 年 11 月 21 日のデザイン アドバイザリ
2011 年 7 月 6 日のデザイン アドバイザリ