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AR# 46375

配置配線 - 「DRC WARNING:PhysDesignRules:372 - Gated clock. Clock net length_​module/​length_​out is sourced by a combinatorial pin」というエラー メッセージが表示される

説明

次の警告メッセージが表示されます。

PhysDesignRules:372 - Gated clock. Clock net length_module/length_out is sourced by a combinatorial pin.

ソリューション

クロック ネット length_module/length_out の 1 つが組み合わせロジックによって提供され、ゲーテッド クロックとなるため、この警告メッセージが表示されます。

ザイリンクスでは、ゲーテッド クロックではなく CLB クロック イネーブル ピンの使用を推奨しています。

ゲーテッド クロックは、グリッチの発生、クロック遅延やクロック スキューの増加、その他好ましくない影響の要因となる可能性があります。

クロック イネーブルを使用することで、クロック リソースを節約し、タイミング特性やデザイン解析を向上することができます。

詳細は、ユーザー ガイド (http://japan.xilinx.com/support/documentation/sw_manuals_j/xilinx11/sim.pdf) の 65 ページを参照してください。

ビットストリームの生成時またはボードの検証時に問題が発生しない場合は、この警告メッセージを無視しても問題ありません。

CE を替わりに使用する場合も、上記のユーザー ガイドを参照してください。
AR# 46375
作成日 02/15/2012
最終更新日 03/23/2015
ステータス アクティブ
タイプ 一般
ツール
  • ISE Design Suite