2. サポート
  3. AR# 4642: M1.5,bufg,vhdl: Logic trimmed when all buffers instantiated rather than placed by Express.
  4. AR# 46428: 『SP605 PCIe x1 Gen1 デザインの作成』 (XTP065) - S1 の設定を 0000 にする

AR# 46428

『SP605 PCIe x1 Gen1 デザインの作成』 (XTP065) - S1 の設定を 0000 にする

説明


『SP605 PCIe x1 Gen1 デザインの作成』 (XTP065) には、SP605 上で PCIe x1 Gen1 デザインを生成するための手順が説明されています。この資料の手順に従うと、SPI PROM から SP605 をコンフィギュレーションすることはできますが、PC で PCIe が検出されないなどの PCIe エラーが発生します。

何が問題ですか。

ソリューション


この問題は、PCIe を検出しようとしているときに CF カードがイネーブルになっていると発生することがあります。

SP605 上の CF カードは、S1 #4 がイネーブルの場合はイネーブルになっています。

PCIe リンクを動作させる前に SP605 から SystemACE CF カードを取りはずすか、S1 を 0000 に設定すると、PCIe は正しく検出されます。

XTP065 v13.3 には、S1 を 0000 に設定する必要があり、この設定により SystemACE インターフェイスをディスエーブルにする必要があると記述されています。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
33839 Spartan-6 FPGA SP605 - リリース ノートおよび既知の問題のマスター アンサー N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
33839 Spartan-6 FPGA SP605 - リリース ノートおよび既知の問題のマスター アンサー N/A N/A
AR# 46428
日付 09/28/2012
ステータス アクティブ
種類 一般
Boards & Kits