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AR# 46490

7 シリーズ GTH トランシーバー - TX および RX レイテンシ値

説明

本アンサーは、7 シリーズ FPGA GTH トランシーバーの TX および RX レイテンシ値を提供します。表は、7 シリーズ FPGAs GTX/GTH トランシーバー ユーザー ガイド (UG476) に追加されます。

ソリューション

注記 :

  1. RX バッファー バイパスの使用時に、予測可能な固定レイテンシを保証するため、RXDDIEN は 1 に設定されている必要があることに注意してください。
  2. 最小値および最大値は理論的なものです。これらのコンフィギュレーションは、任意のプロトコルにマップできない可能性があります。
  3. USRCLK および USRCLK2 位相は、ユーザー ガイドと同じであると仮定されています。
  4. TX ファブリック インターフェイスを介したレイテンシは、レイテンシの詳細な定義によります。上記の表の値は、TXDATA へデータを入力するクロック エッジと、そのデータの最初の部分がファブリック インターフェイスから (内部 PCS に対して) 出力されるときのクロック エッジ間の時間としてレイテンシが定義される場合に正確です。この場合、ファブリックから GT へのクロック挿入時間は考慮していません。
  5. リセットからの回復時に、エラスティック バッファーを介したレイテンシは以下のとおりです。
         2 RXUSRCLK cycles
         + CLK_COR_MIN_LAT byte times
         +/-  0.5 RXUSRCLK cycles


この式は、バッファーがリセットからの回復時のみ有効であることに注意してください。一般の操作では、レイテンシ表を使用してください。

AR# 46490
作成日 02/23/2012
最終更新日 07/30/2013
ステータス アクティブ
タイプ 一般
デバイス
  • Virtex-7
  • Virtex-7 HT