7 シリーズのクロッキング構造は CMT タイルで構成されており、各タイルには MMCM (Mixed Mode Clock Manager)、PLL、および Phaser ブロックがそれぞれ 1 つずつ含まれています。デバイス全体にクロックを配線するため、異なるタイプのバッファーを使用できます。クロックは、クロック兼用入力を使用してデバイスに供給する必要があります。このアンサーでは、7 シリーズ FPGA のクロッキング構造の設計について説明します。
注記: このアンサーは、ザイリンクス 7 シリーズ FPGA ソリューション センター (Xilinx Answer 46370) の一部です。 ザイリンクス 7 シリーズ FPGA ソリューション センターには、7 シリーズ デバイスに関するすべての質問事項が記述されています。7 シリーズ FPGA を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス 7 シリーズ FPGA ソリューション センターから情報を入手してください。
MMCM
7 シリーズ デバイス ファミリで使用可能な MMCM (Mixed Mode Clock Manager) には、次の機能があります。
PLL
7 シリーズ デバイス ファミリの PLL には、MMCM と同じ機能が多く備わっていますが、次のような違いがあります。
Phaser
CMT タイルの Phaser ブロックは、メモリ インターフェイスと一緒に使用されます。このブロックは、MIG (Memory Interface Generator) ツールを使用している場合にのみサポートされます。MIG の詳細は、MIG ソリューション センター (Xilinx Answer 34243) を参照してください。
Clocking Wizard の使用
デザインに MMCM または PLL を使用する場合は、CORE Generator からアクセスできる Clocking Wizard を使用することを推奨します。このウィザードを使用すると、デザインのニーズに基づいて MMCM/PLL を生成できます。Clocking Wizard へのアクセス方法など、ウィザードの詳細は、(Xilinx Answer 46504) を参照してください。
クロック バッファー
クロック領域を設定する必要がある場合や、イネーブルまたはセレクト信号でクロックを制御する必要がある場合は、デバイスで使用できるバッファーにさまざまなオプションがあります。7 シリーズ デバイス ファミリで使用できるバッファーの種類については、(Xilinx Answer 46505) を参照してください。
クロック兼用入力
上記のさまざまなクロッキング構造のタイミングを確実にするために、クロック兼用入力と呼ばれる差動クロック ピンのペアがあります。外部ユーザー クロックは、このピンを使用して FPGA に供給する必要があります。この詳細およびピン配置ルールについては、http://japan.xilinx.com/support/documentation/user_guides/j_ug472_7Series_Clocking.pdf からダウンロードできる 『7 シリーズ FPGA クロッキング リソース ユーザー ガイド』 (UG472) の「クロック兼用入力 (CCIO)」セクションを参照してください。クロック接続
クロック接続のルールおよび制限事項については、次のリンクからダウンロードできる『7 シリーズ FPGA クロッキング リソース ユーザー ガイド』 (UG472) の「クロック接続のまとめ」セクションを参照してください。| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 46505 | 7 シリーズ FPGA デザイン アシスタント - クロック バッファーの使用 | N/A | N/A |
| 46504 | 7 シリーズ FPGA デザイン アシスタント - Clocking Wizard の情報 | N/A | N/A |
| 46489 | 7 シリーズ FPGA デザイン アシスタント - 7 シリーズ FPGA のデザイン作成 | N/A | N/A |
| AR# 46493 | |
|---|---|
| 日付 | 11/23/2016 |
| ステータス | アクティブ |
| 種類 | 一般 |
| デバイス | |