このアンサーでは、HDL コードでのブロック RAM および FIFO プリミティブの自動推論方法について説明します。
注記: このアンサーは、ザイリンクス 7 シリーズ FPGA ソリューション センター (Xilinx Answer 46370) の一部です。
ザイリンクス 7 シリーズ FPGA ソリューション センターには、7 シリーズ デバイスに関するすべての質問に対する回答が掲載されています。
7 シリーズ FPGA を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス 7 シリーズ FPGA ソリューション センターから情報を入手してください。
ブロック RAM および FIFO は HDL コードで正しくインプリメントされていれば自動推論されます。
『XST ユーザー ガイド』 (UG627) では、デザインでブロック RAM または FIFO を推論させるためのコード記述について詳細に説明されています。
https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug953-vivado-7series-libraries.pdf
さらに『デザイン パフォーマンス向上のための HDL コーディング法』 (WP231) では、ブロック RAM のパフォーマンスを最適化するために使用できるコーディング手法について追加情報を提供しています。
「ブロック RAM のパフォーマンスを最大化」セクションを参照してください。
https://japan.xilinx.com/support/documentation/white_papers/wp231.pdf
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 46517 | 7 シリーズ FPGA デザイン アシスタント - 7 シリーズ FPGA での I/O、PCIe、EMAC、DSP、および XADC のデザイン | N/A | N/A |
| AR# 46515 | |
|---|---|
| 日付 | 11/15/2017 |
| ステータス | アクティブ |
| 種類 | ソリューション センター |
| デバイス | |