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AR# 46516

7 シリーズ FPGA デザイン アシスタント - CORE Generator を使用したブロック RAM および FIFO の設定

説明

このアンサーは CORE Generator で生成した IP を使用してブロック RAM または FIFO を設定する方法について説明します。
 
注記 : このアンサーは、ザイリンクス 7 シリーズ FPGA ソリューション センター (ザイリンクス アンサー 46370) の一部です。 ザイリンクス 7 シリーズ FPGA ソリューション センターには、7 シリーズ デバイスに関連するすべての質問への回答が含まれています。 7 シリーズ FPGA を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス 7 シリーズ FPGA ソリューション センターから情報を入手してください。

ソリューション

ブロック RAM または FIFO ブロックを直接デザインにインスタンシエートする必要がある場合は、CORE Generator を使用できます。この使用方法の詳細は、各コアのデータシートを参照してください。
CORE Generator でコアを生成すると、それぞれのコアに HDL コードにコアをインスタンシエートするのに使用できるインスタンシエーション テンプレートが含まれています (Verilog の場合は .veo、VHDL の .vho)。

アンサー レコード リファレンス

関連アンサー レコード

AR# 46516
作成日 03/20/2012
最終更新日 11/10/2014
ステータス アクティブ
タイプ 一般
デバイス
  • Artix-7
  • Kintex-7
  • Virtex-7