AR# 46738

ザイリンクス Spartan-6 FPGA デザインアシスタント - デバイスでのロジック制御の設定

説明

このアンサーでは、デザインのパフォーマンスの向上に役立つフリップフロップおよびロジック制御の使用について説明します。

注記 : このアンサーは、Spartan-6 FPGA ソリューションセンター (ザイリンクスアンサー 44744) の一部です。Spartan-6 FPGA ソリューションセンターには、Spartan-6 デバイスに関連するすべての質問への回答が含まれています。Spartan-6 FPGA を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、この Spartan-6 FPGA ソリューションセンターから情報を入手してください。

ソリューション

Spartan-6 FPGA デバイスには、セット/リセット制御、クロックイネーブルなどのロジック制御ファンクションと使用することができるプリミティブが多くあります。これらのタイプのロジック制御は自動推論するか、または手動でインスタンシエートすることができます。

クロックイネーブル

デザインにあるクロックに対しては、クロックリソースを無駄に使用せず、タイミング特性を改善し、電力消費を抑えるために、クロックイネーブルを常に使用してください。クロックツリー全体でクロックをイネーブルにする必要がある場合は、BUFG にあるクロックイネーブルを使用することができます。レジスタのみをイネーブルにする必要がある場合は、レジスタにある個々のクロックイネーブルを使用します。

セット/リセット

デザインでセットまたはリセットファンクションを使用する場合は、常に同期のセットまたはリセットを使用します。非同期リセットを使用すると、合成ツールで最適化が簡単に実行できなくなるため、パフォーマンスが悪化する可能性があります。異なるプリミティブで使用されている制御ポートの場合も、非同期操作は合成での最適化を制限するため、同期制御を使用する必要があります。

『HDL Coding Practices to Accelerate Design Performance White Paper』 (WP231) ではデザインのパフォーマンスを最適にするためのコード例が記載されていますので、参照してください。
http://japan.xilinx.com/support/documentation/white_papers/wp231.pdf

また、Spartan-6 のユーザーガイドではプリミティブおよびブロック (ブロック RAM、CLB、DCM、PLL、バッファーなど) が説明されています。 Spartan-6 FPGA デバイスの動作をよりよく理解するため、こちらも参照してください。

『Spartan-6 FPGA コンフィギャブルロジックブロックユーザーガイド』(UG384 ) :
http://japan.xilinx.com/support/documentation/user_guides/ug384.pdf
『Spartan-6 FPGA クロックリソースユーザーガイド』(UG382) :
http://japan.xilinx.com/support/documentation/user_guides/ug382.pdf
『Spartan-6 FPGA SelectIO リソースユーザーガイド』(UG381) :
http://japan.xilinx.com/support/documentation/user_guides/ug381.pdf
『Spartan-6 FPGA ブロック RAM リソースユーザーガイド』 (UG383) :
http://japan.xilinx.com/support/documentation/user_guides/ug383.pdf

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マスターアンサーレコード

Answer Number	アンサータイトル	問題の発生したバージョン	修正バージョン
44744	Spartan-6 FPGA ソリューションセンター	N/A	N/A

AR# 46738
日付	12/15/2012
ステータス	アクティブ
種類	一般
デバイス	Spartan-6 LX Spartan-6 LXT

開発者リソース

AR# 46738

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