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AR# 46747

Spartan-6 FPGA デザイン アシスタント - CORE Generator を使用したブロック RAM および FIFO の設定

説明

このアンサーは CORE Generator で生成した IP を使用してブロック RAM または FIFO をセットアップする方法について説明します。

注記 : このアンサーは、Spartan-6 FPGA ソリューション センター (ザイリンクス アンサー 44744) の一部です。Spartan-6 FPGA ソリューション センターには、Spartan-6 デバイスに関連するすべての質問への回答が含まれています。Spartan-6 FPGA を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、この Spartan-6 FPGA ソリューション センターから情報を入手してください。

ソリューション

ブロック RAM または FIFO ブロックを直接デザインにインスタンシエートする必要がある場合は、CORE Generator を使用できます。この使用方法の詳細は、各コアのデータシートを参照してください。

CORE Generator でコアを生成すると、それぞれのコアに HDL コードにコアをインスタンシエートするのに使用できるインスタンシエーション テンプレートが含まれます (Verilog の場合は .veo、VHDL の場合は .vho)。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
44744 Spartan-6 FPGA ソリューション センター N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
46740 Spartan-6 FPGA デザイン アシスタント - Spartan-6 FPGA でのブロック RAM のデザイン N/A N/A
AR# 46747
作成日 03/27/2012
最終更新日 12/15/2012
ステータス アクティブ
タイプ 一般
デバイス
  • Spartan-6 LX
  • Spartan-6 LXT
  • Spartan-6Q