UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 4675

LogiCORE DA FIR Filter v.3 - シングル カスケード モードの SDA FIR のインパルス応答をシミュレーションする方法について

説明

キーワード : simulate, COREGen, SDA, FIR, filter, cascade, mode, シミュレーション, CORE Generator, フィルタ, カスケード, モード

重要度 : 標準

概要 :
シングル カスケード モードの SDA FIR フィルタをシミュレーションしようとしています。シングル カスケード モードでその FIR フィルタを生成すると、データがパラレル DATA 入力ではなく SINF (Serial Input Foward) ポートに入力されてしまいます。

ソリューション

主要シーケンス

- SINF および ND を 0 に初期化します。
- 1 〜 2 クロック サイクル間 GSR をアサートします。
- 1 サイクル間アサートを解除します。
- 1 クロック間立ち下りエッジで ND を High にアサートしてからアサート解除します。
- ND のアサートが解除される立ち下がりエッジで SINF を High にアサートします。 1 クロック間アサートしてからアサートを解除します。

サブシーケンスの繰り返し

RFD が High になった 1 クロック後、次を繰り返します。

- 1 クロック間立ち下りエッジで ND を High にアサートしてからアサート解除します。
- ND のアサートが解除される立ち下がりエッジで SINF を High にアサートします。 1 クロック間アサートしてからアサートを解除します。

このステップを RFD が High になる度に繰り返し、RSLT ポートの出力を確認してください。 RSLT 出力は RDY が High にアサートされている間有効です。

メモ : シングル カスケード モードのフィルタでは、ND と SINF のアサートの間に 1 クロックの遅延があります。この遅延は、シングル カスケード モードが選択されている場合にフィルタの前に欠如しているパラレル - シリアル変換器を補うためです。 SDA FIR データシートにある 図 3 のタイミング図は、この状況には当てはまりません。

図 1 は Foundation のゲート レベル シミュレータを使用したシミュレーションのサンプルです。

Figure 1- Simulation of Single Cascade Mode SDA FIR Filter
Figure 1- Simulation of Single Cascade Mode SDA FIR Filter
AR# 4675
作成日 08/21/2007
最終更新日 04/01/2009
ステータス アーカイブ
タイプ 一般